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《数字通信同步技术的MATLAB与FPGA实现》 第四章：载波同步的FPGA实现 4.1 载波同步的工作原理 锁相环的工作方式 4.2 锁相环路的数字化模型 数字环路滤波器 数字环路滤波器 数字控振荡器NCO 数字环路的动态方程 求取C1、C2 4.3 输入信号建模与仿真 输入信号的MATLAB仿真 输入信号的MATLAB仿真 4.4 载波同步环的参数设计 低通滤波器设计 环路滤波器及NCO设计 环路滤波器及NCO设计 载波同步环的FPGA实现 IIR滤波器FPGA实现 IIR滤波器FPGA实现 环路滤波器的FPGA实现 环路滤波器的FPGA实现 载波环路的FPGA实现 FPGA实现后的测试仿真 FPGA实现后的测试仿真 FPGA实现后的测试仿真 FPGA实现后的测试仿真 FPGA实现后的测试仿真 FPGA实现后的测试仿真 FPGA实现后的测试仿真 FPGA实现后的测试仿真 FPGA实现后的测试仿真 关于环路参数的几点讨论 关于环路参数的几点讨论 关于环路参数的几点讨论 不同初始频差情况下载波环路仿真测试图 第一步：明确基本的设计参数及需求 第二步：设计环路自然角频率 第三步：用MATLAB仿真低通滤波器系数 第四步：计算环路滤波器输出有效数据位宽 第五步：计算环路总增益约等于1时，DDS频率字位数 第六步：设计环路滤波器系数 （1）设计环路自然角频率时，必须满足WnT1这一前提条件，否则影响环 路滤波器系数的设计误差，进而影响数字锁相环系统模型的准确性。 显然，Wn的值越小，则环路噪声性能越好，也即环路更容易在恶劣的 条件下锁定，且锁定后的稳态相差越小；Wn的值越大，则环路快捕带 越宽，捕获越迅速。因此，Wn的设计需要兼顾稳态相差及快捕带宽。 （2）输入信号的质量越好（信噪比越高），则环路捕获时间越短，锁定后 稳态相差越小。 （3）初始频差越小，环路捕获时间越短，锁定后的稳态相差与初始频差无关。 * * 编著：杜勇 电子工业出版社出版 duyongcn@  制作：cameion 2013年1月 4.1 载波同步的原理 4.2 锁相环路的数字化模型 4.3 输入信号建模与仿真 4.4 载波同步环的参数设计 4.5 载波同步环的FPGA实现 接收信号中存在载波的离散频率分量 同步带直接由带通滤波器的带宽决定。且提取出的载波信号质量与带通 滤波器带宽、通阻带衰减等性能密切相关。滤波器带宽越窄、过渡带越 窄，则同步信号质量越好，但同步带也越窄，且所需的滤波器阶数越高， 工程实现所需的硬件资源也越多。 锁相环路工作在调制跟踪方式 数字鉴相器模型 乘法器直接采用IP核实现，FIR滤波器可采用IP核，IIR需要动手编写代码 双线性变换公式：模拟与数字的转换 如何设计C1、C2？后面再讲解。 直接采用FPGA提供的DDS核产生NCO 数字锁相环路的相位模型 工程实例需求 载波频率：70MHz 采样频率：32MHz 输入信噪比：0dB 快捕带：100KHz 滤波器通带：6MHz 单边过渡带：2MHz 模拟前端处理流程 MATLAB仿真处理流程 SNR=0dB SNR=100dB 工程上通常使K=.1 [b,a]=cheby2(3,60,9*2/32) freqz(b,a,1024,32) 确定环路总增益的计算方法： Blp是环路滤波器的输出有效数据位数，注意有效数据位数的概念。 N是NCO的频率字位宽。 Tdds是频率字更新周期。 Fs是NCO的系统时钟频率。 当N=29时，K＝0.7854。可求得环路滤波器系数 容易计算出锁相环系统函数中极点为0.9792 ± 0.0204i， 显然在单位圆内，系统满足稳定工作的条件。 NCO： Fs=32MHz,Bdds=29比特，则频率分辨率为0.0596H Fout为NCO输出频率; 是频率字 可以切换到ISE界面，对照程序文件讲解IIR滤波器的实现过程。 在进行VHDL实现时，可进行近似处理，可采用右移4位减去右移7位的计算方法，与系数相乘，可采用右移10位的计算方法 在程序中处理环路滤波器中积分累加时钟的方式。在时序电路设计中， 系统尽量采用一个系统时钟，以方便系统内部各运算步骤的同步及一 致性。程序设计时，首先产生了一个周期为8个时钟周期的计数器，通 过判断计数器的值，来控制积分累加时钟的周期，以及控制积分累加时 刻、频率字更新时刻以及DDS频率字更新允许信号之间的时序关系。环路 滤波器程序综合后的RTL原理图如图4-14所示。 可以切换到ISE界面，对照程序文件讲解环路滤波器的实现过程。 寄