集成电路设计-03-Verilogmodeling2.ppt

集成电路设计;Verilog HDL 语言简介 Verilog 数据类型与表示 结构级建模（Structural Level Modeling） Verilog仿真器（ Simulator） 数据流建模（Data Flow Modeling） 行为建模（Behavioral Modeling） 函数及任务(function and task) 用户定义原语（User Defined Primitives） 阻塞与非阻塞赋值（Blocking and Non-Blocking assignment）;Synthesis subsets;3-1 引言;设计流程;Hardware description languages;Major HDLs;建模（Modeling）;1985年: Gateway Automation研发。 1989年: Cadence Design System买下Gateway Automation。 1990年: Verilog HDL 语法定义公开化。 1990年: OVI（Open Verilog International）成立。 1995年: IEEE standard 1364。---Verilog-95 Verilog 2001 Verilog 2005 Verilog AMS (analog and mixed-signal ) System Verilog-----SystemVerilog 2009 (IEEE Standard 1800-2009) ;Verilog HDL 特性;Verilog 仿真器;3-2 Verilog HDL 的基本架构;A full adder;;(c) Behavior Level;Verilog module;端口（Port）声明;结构描述;行为描述;Test benches;Testing System File 功能图;测试文件;完整的Test File;基于事件驱动（Event-driven）的仿真;时间轮（Timewheel）;3-3 数据类型、运算符;信号逻辑状态;运算符（operators）;常量——整数（integer），实数（real）;Integer;Strings;关键词（keywords）;特殊字符;`define ADD 3’h0 `define SUB 3’h1 .... case（opcode） `ADD：.... `SUB：..... end case;变量类型——Nets、Registers;Net 的型式和功能;Net示例;tri0 out; ;两个 cell 的 output 相连接时:;Net的格式;寄存器（Registers）型变量;Memory;使用变量的注意事项;参数（parameters）型;利用 defparam 及 hierarchical 名更改参数;实例化时按次序更改参数;3-4 基本单元、延迟时间、驱动强度;实例结构;层次化结构;基本单元（Primitive Cell）;基本单元使用格式;延迟时间;传播延迟（propagation delay ）;上升、下降、关断延迟—— (rise, fall, turn-off);and #(3, 2) (out, in1, in2);;bufif1 #(3, 4, 7) (out, in, ctrl);;（minimum, typical, maximum）的 delay 表示：;驱动强度(Strength ) ;两个不同驱动强度的 net 相连时，以 strength level 较高的 net 作为输出。 没有指定时，Default强度值是Strong Drive。;Strength Model格式：;3-5 赋值（Assignments）;赋值基本格式：;连续赋值;连续赋值 module inv_array（out, in); output [31：0] out； input [31：0] in； assign out = ~in； endmodule;方式一： NET类型 驱动强度 delay list_of_assignment；;方式二： assign 驱动强度 delay list_of_assignment；;例：多路选通器;程序赋值;例：;3-6 行为（Behavior）建模;D flip_flop例;一、行为建模要点;二、行为描述的方式;三、程序模块（Procedural block）;例：;顺序模块（sequential）和并行（parallel）模块;begin # 10 r = h35; # 10 r = hE2; # 10 r = h00; end;四、程序连续赋值（Pr