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TOC \o 1-3 \h \z \u 1概述 2
1.1任务 2
1.2说明 2
2顶层模块设计 2
2.1 电路整体结构 2
2.2 顶层模块描述 3
3子模块设计 4
3.1 编码电路设计 4
3.2 解码电路设计 5
3.3 其他模块设计 5
1概述
1.1任务
本模块可通过内部的编码器完成16位 PCM数据的IMA-ADPCM格式编码,压缩比为4:1,并可通过内部的解码器将其重新解码为PCM数据。
1.2说明
端口变量使用大写,如AAA
模块内部信号使用小写,如aaa
同一类的不同信号使用下划线分割,如PCM_IN
2顶层模块设计
2.1 电路整体结构
基于ADPCM算法,可将语音编解码芯片分成编码、解码、存储、控制和时钟几个模块。编码模块实现数据压缩功能,将输入的PCM信号转换成ADPCM码;存储模块在控制模块的作用下,保存编码所得的ADPCM码;解码模块实现解压缩功能,将ADPCM码转换得到PCM码;控制模块的作用是控制其他模块的协调工作;时钟模块主要实现对外部晶振的原始时钟信号进行分频,以得到电路系统实际所需的时钟信号。
电路整体结构如图1所示,其中En_en、En_de分别是编码和解码的使能信号,RST则为复位信号。当WE为“1”时,RAM写有效,而当WE为“0”时,RAM读有效,CS为“l”时,RAM可进行写或者读操作。
2.2 顶层模块描述
本设计采用自顶向下的设计思想,其顶层模块描述如下:
module ADPCM_TOP(PCM_OUT, PCM_IN, RECORD, PLAY, CLK, CLK8K);
parameter ADDR_WIDTH=16;
parameter PCM_WIDTH=16;
input [PCM_WIDTH-l:0] PCM_IN;
wire [PCM_WIDTH-1:0] PCM_IN;
output [PCM_WIDTH-1:0] PCM_OUT;
wire [PCM_WIDTH-1:0] PCM_OUT;
input CLK, RECORD, PLAY;
output CLK8K;
wire [3:0] code_in, code_out;
wire en_encoder, en_decoder,re_rst, pl_rst, we,cs;
wire [ADDR_WIDTH-1:0] address;
assign CLK8K=CLK_8K;
CLOCK_GE U0(CLK, RECORD, CLK_8K);
encoder U1(PCM_IN, re_rst, en_encoder, CLK_8K, code_in);
RAM U2(address, we, cs, CLK_8K, code_in, code_out);
decoder U3(pl_rst, CLK_8K, code_out, en_decoder, PCM_OUT);
CONTROL U4(cs, re_rst, pl_rst, en_encoder, en_decoder, we, address, RECORD, PLAY, CLK_8K);
Endmodule
其接口图见下图2:
顶层模块的端口描述见下表1:
端口
I/O
位宽
描述
PCM _IN
input
16bit
ADPCM芯片的PCM输入数据
PCM _OUT
output
16bit
经过ADPCM编解码后的PCM输出数据
RECORD
input
1bit
ADPCM编码器选通信号,低电平有效
PLAY
input
1bit
ADPCM解码器选通信号,低电平有效
CLK
input
1bit
ADPCM芯片的主时钟信号
CLK8K
output
1bit
由时钟控制电路产生的编解码模块时钟信号
表1 ADPCM_TOP模块端口描述
3子模块设计
3.1 编码电路设计
编码电路实现数据压缩功能,将输入的PCM 信号转换成均匀的PCM码,然后与预测信号进行差分,得到的差分信号经过“自适应量化器”进行压缩编码得到ADPCM码,ADPCM码被返回经过“逆自适应量化器”以及“自适应预测器”用来构建下一个预测信号PCM_IN为编码器输入信号(PCM码),CODE为编码后得到的输出信号(ADPCM码)。
其简化框图如下图3所示:
编码电路模块描述:
模块定义为:encoder(PCM_IN, RST, EN, CLK, CODE);
其端口描述见下表2:
端口
I/O
位宽
描述
PCM_IN
input
16bit
编码器的PCM信号输入
RST
input
1bit
编码器复位信号,高电平有效
EN
input
1bit
编码器使能信号
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