EDA课程设计-正弦信号发生器的设计.docxVIP

  1. 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
  2. 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  3. 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  4. 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  5. 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  6. 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  7. 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
《EDA技术》设计报告   设计题目 正弦信号发生器的设计 院 系:  信息工程学院     专 业:   通信工程  ____ 学 号:        姓 名:     __________ 一.设计任务及要求? 1.设计任务: 利用实验箱上的D/A转换器和示波器设计正弦波发生器,可以在示波器上观察到正弦波? 2.设计要求:? (1)?用VHDL编写正弦波扫描驱动电路? (2)设计可以产生正弦波信号的电路? (3)连接实验箱上的D/A转换器和示波器,观察正弦波波形 二.设计方案 (1)设计能存储数据的ROM模块,将正弦波的正弦信号数据存储在在ROM中,通过地址发生器读取,将正弦波信号输入八位D/A转化器,在示波器上观察波形 ???(2)用VHDL编写正弦波信号数据,将正弦波信号输入八位D/A转化器,在示波器上观察波形? 并转串输出7根地址线8位ROM计数器 RSTCLK 并转串输出 7根地址线 8 位 R O M 计 数 器 RST CLK TLV5620D/A转换 图 1 设计框图 信号发生器主要由以下几个部分构成:计数器用于对数据进行采样,ROM用于存储待采样的波形幅度数值,TLV5620用于将采集的到正弦波数字量变为模拟量,最后通过示波器进行测量获得的波形。其中,ROM设置为7根地址线,8个数据位,8位并行输出。TLV5260为串行输入的D/A转换芯片,因此要把ROM中并行输出的数据进行并转串。 四.实现步骤 1.定制ROM ROM的数据位选择为8位,数据数选择128个。利用megawizard?plug-in?manager定制正弦信号数据ROM宏功能块,并将上面的波形数据加载于此ROM中。如图3所示。 图2 ROM存储的数据 图3 调入ROM初始化数据文件并选择在系统读写功能 2.设计顶层 顶层设计主要是通过编写VHDL语言或设计原理图用于产生计数信号和调用room存储的数据并输出。在此步骤里要建立EDA工程文件,工程文件结构如图4所示,SIN_CNT中的VHDL代码如下: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SIN_GNT IS PORT ( RST, CLK, EN : IN STD_LOGIC; ADDR : OUT STD_LOGIC_VECTOR(6 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END SIN_GNT; ARCHITECTURE BEHAVIOR OF SIN_GNT IS COMPONENT ROM IS PORT ( address : IN STD_LOGIC_VECTOR(6 DOWNTO 0); inclock : IN STD_LOGIC; q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END COMPONENT; SIGNAL Q : STD_LOGIC_VECTOR(6 DOWNTO 0); BEGIN U : ROM PORT MAP ( address = Q, inclock = CLK, q = DOUT); PROCESS(CLK, RST, EN) BEGIN IF RST = 0 THEN Q = 0000000; ELSIF CLKEVENT AND CLK = 1 THEN IF EN = 1 THEN Q = Q + 1; END IF; END IF; END PROCESS; ADDR = Q; END BEHAVIOR; 工程文件的建立步骤简述如下: 1、新建一个文件夹。利用资源管理器,新建一个文件夹,如:E: \SIN_GNT 。注意,文件夹名不能用中文。 2、输入源程序。打开QuartusII,选择菜单“File”→“New”,在New窗中的“Device Design Files”中选择编译文件的语言类型,这里选“VHDL Files”。然后在VHDL文本编译窗中键入如图4所示的VHDL程序。 图4 Quartusii 编辑代码窗口 3、文件存盘。选择“File”→“Save?As”,找到已设立的文件夹e?:?\SIN_GNT?,存盘文件名应该与实体名一致,即singt.vhd。当出现问句“Do?you?want?to?cre

文档评论(0)

676200 + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档