CD4518组成的数字钟设计.docVIP

数 电 课 程 设 计 通信与信息工程学院 学号： 姓名： 数字电路课程设计 设计内容及要求 设计内容 设计一个数字电子钟 技术要求 数字电子钟以一昼夜24小时为一个计数周期。 具有“时”、“分”、“秒”数字显示。 总体方案确定和工作原理 1.总体方案的确定：其脉冲式用NE555产生的一个2000Hz的脉冲，用CD4518进行四次分频，使其频率达到1Hz，用此频率对数字钟进行脉冲驱动。 时、分、秒的计数用CD4518,分别用一片实现对时、分、秒的计数，在此需要用到还有74LS00和74LS04，用其进行复位。 译码器电路采用74LS47对数码显示管进行驱动。 2.工作原理： CD4518功能： CD4518是一个双BCD同步加计数器，由两个相同的同步4级计数器组成。 CD4518引脚功能(管脚功能)如下： 1CP、2CP：时钟输入端。1CR、2CR：清除端。 1EN、2EN：计数允许控制端。1Q0～1Q3：计数器输出端。 2Q0～2Q3：计数器输出端。Vdd：正电源。Vss：地。 CD4518是一个同步加计数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别为1～7和9～{15}.该CD4518计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路BCD码信号输出（3脚～6脚；{11}脚～{14}脚）。 CD4518控制功能：CD4518有两个时钟输入端CP和EN,若用时钟上升沿触发,信号由CP输入,此时EN端为高电平（1）,若用时钟下降沿触发,信号由EN输入,此时CP端为低吨平（0）,同时复位端Cr也保持低电平（0）,只有满足了这些条件时,电路才会处于计数状态.否则没办法工作。 将数片CD4518串行级联时，尽管每片CD4518属并行计数，但就整体而言已变成串行计数了。需要指出，CD4518未设置进位端，但可利用Q4做输出端。有人误将第一级的Q4端接到第二级的CP端，结果发现计数变成“逢八进一”了。原因在于Q4是在CP8作用下产生正跳变的，其上升沿不能作进位脉冲，只有其下降沿才是“逢十进一”的进位信号。正确接法应是将低位的Q4端接高位的EN端，高位计数器的CP端接USS。 脉冲产生原理：NE555采用的是多谐振荡器电路，其R1=R2=2.4K，C1=0.1uF C2=0.01uF，用其产生2KHz的脉冲，然后用CD4518进行分频，在分频电路中先进行三次10分频，CD4518使用EN使能端进行分频，然后进行2分频，用CP脉冲端，使频率分到1Hz。 计数原理：时间计数电路由秒个位和秒十位计数器,分个位和分十位计数器及时个位和时十位计数器电路构成,其中秒个位和秒十位计数器,分个位和分十位计数器为60进制计数器,而根据设计要求,时个位和时十位计数器为24进制计数器 60进制用CD4518的10分频就可以达到，6进制将秒十位的Q2Q3经过一个与门然后输入多CD4518的清零端就行（试验中采用的是经过一个与非门然后再经过一个非门，因为CD4518需要清零的电压为高电平）。24进制也是用CD4518，个位是十进制，将个位的Q4输入到是为的EN使能端，达到十进制的效果，将个位的Q3与十位的Q2经过一个与门输入到其清零端即可（此处采用的也是与非门和非门实现）。 译码和现实电路：数码显示管用的是共阳极的，译码器74LS47也是共阳形译码器 电路原理图如图(一) 备注：仿真电路图与实际电路图有点区别，实际电路图如图（三） 三、课程设计心得 在此次的数字钟设计过程中，更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。 在连接六进制、十进制、六十进制的进位及二四进制的接法中，要求熟悉逻辑电路及其芯片各引脚的功能，那么在电路出错时便能准确地找出错误所在并及时纠正了。 在设计电路中，往往是先仿真后连接实物图，但有时候仿真和电路连接并不是完全一致的，例如仿真的连接示意图中，往往没有接高电平的16脚或14脚以及接低电平的7脚或8脚，因此在实际的电路连接中往往容易遗漏。仿真用数码显示管不用接电阻，而在实际电路中必须接一个1K左右的电阻，要不就会将数码显示管烧坏，因此仿真图和电路连接图还是有一定区别的。 在设计电路的连接图中出错的主要原因都是接线和芯片的接触不良以及接线的错误所引起的。 备注：实验中没有对电路整体清零的要求，在此我有一个改过的电路，有清零功能，电路图如图（二）。 原理：就是将CD4518的清零端连在一起，接一个开关，按下开关就会清零，但是如果直接连在一起前级的低电平会对后级的清零有影响，因此需要接一个二极管，因为二极管具有单向导电性，因此不会对后级有影响。