第五章 CMOS集成电路版图设计.pptVIP

* 韩 良 * 5.5.3门阵列（Gate Array）设计方法 1.门阵列母片 将含有固定器件数不含连线的内部相同单元排成一定规模的阵列，将含有固定器件数不含连线的I/O相同单元排在四周，并留有固定的布线通道，形成一定规模、一定I/O端口数、没有连线(没有功能)的芯片版图。 按此版图进行掩膜版制作和流片，完成反刻金属之前的所有加工工序，生产出半成品芯片（没有功能，称为“门阵列母片”），供芯片设计者进一步设计使用。 * 韩 良 * 5.5.3门阵列（Gate Array）设计方法 2.门阵列法芯片设计 在固定规模（器件数）、固定端口数的门阵列母片的基础上，芯片设计者根据需要将内部单元和I/O单元分别进行内部连线构成所需功能的各种单元（也可以调用针对具体母片事先设计好的的各种功能单元连线的单元库），再进行总体布局布线，构成一定功能的芯片连线版图。 按此连线版图进行制版，再在预先生产出的母片上继续完成后续工序，制出最终芯片。 * 韩 良 * 5.5.3门阵列（Gate Array）设计方法 3.门阵列法的特点 芯片的面积、最大规模、最多引脚数、布线通道以及单元中的器件数