实用计数器的VHDL 设计.docVIP

杭州电子科技大学 《EDA技术实验》 实验名称：计数器的VHDL设计 学 院 通信工程 班 级 通信三班 学 号 姓 名 杨海清 指导教师 居建林 2016年 10月 31日 实用计数器的VHDL设计 实验目的 完成具有异步复位和同步加载功能十进制计数器和移位寄存器的设计，十六进制7段数码显示译码器的设计实验 实验内容 根据所给例子完成具有异步复位和同步加载功能十进制计数器和移位寄存器的设计，编写相应代码并进行仿真 十进制计数器的设计 代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN,LOAD : IN STD_LOGIC; DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC); END CNT10; ARCHITECTURE behav OF