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第四章 不同抽象级别的Verilog HDL模型 第四章 不同抽象级别的Verilog HDL模型 前言 从第三章我们知道，Verilog模型可以是实际电路不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以 下五种： 1) 系统级 (system) 2) 算法级 (algorithmic) 3) RTL级 (RegisterTransferLevel): 4) 门级(gate-level): 5) 开关级 (switch-level) 在本章的各节中我们将通过许多实际的Verilog HDL模块的设计来了解不同抽象级别模块的结构和可综合性的问题。 对于数字系统的逻辑设计工程师而言，熟练地掌握门级、RTL级、算法级、系统级是非常重要的。而对于电路基本 部件 （如门、缓冲器、驱动器等）库的设计者而言，则需要掌握用户自定义源语元件 （UDP）和开关级的描述。在 本教材中由于篇幅有限，我们只简单介绍了UDP