北邮ASIC实验报告(3,1,8)卷积码编码器.docVIP

. . . .. . 学习好帮手 北京邮电大学 ASIC原理课程实验 实验报告 设计要求：（3,1,8）卷积码编码器 学院：电子工程学院 专业：电子信息科学与技术 班级： 学号： 姓名： 2013年6月20日 一、设计要求 运用verilog语言编写一个（3,1,8）卷积码编码器，并对其进行仿真。 二、卷积码编码器原理 卷积码拥有良好的纠错性能，是一种被广泛应用于移动通信的信道编码系统。一个（n,k,m）卷积码编码器由k个输入，具有m阶存储的n个输出的线形时序电路实现。通常， n和k是较小的整数，且k＜n，但m比较大。当k＝1时，信息序列不再分成小块，以便可以连续处理。卷积码（n,k,m）表示码率R＝k/n，编码器级数m＝s－1，其中s是码约束长度。 反向CDMA信道使用（3，1，8）卷积码，码率R＝1/3,约束长度为9，由于k＝1，n＝3，m＝8，则该卷积编码器包含单个输入端，一个8级移位寄存器，三个模 2加法器和一个3向编码器输出的连续转向器。编码器每输入一位信息比特将产生三位编码输出。这些编码符号中，第一个输出符号G0是生成序列g1⑴编码产生的符号，第二个输出符号G1是由生成序列g1⑵编码产生的符号，最后一个输出符号G2是由生成序列g1⑶编码