西南交大数电实验报告.docVIP

. . 实验二、三：quartusⅡ原理图设计 1.实验原理图 实验仿真波形 实验四：Verilog描述组合逻辑电路 一位数值比较器 1.1源代码 module compare(a_gt,a_eq,a_lt,a,b); input a,b; output a_gt,a_eq,a_lt; assign a_gt=a~b; assign a_eq=ab|~a~b; assign a_lt=~ab; endmodule 1.2代码生成原理图 七段译码器 2.1源代码 module decode4_7(codeout,indec); input[3:0] indec; output[6:0] codeout; reg[6:0] codeout; always@(indec) begin case(indec) 4d0:codeout=7b1111110; 4d1:codeout=7b0110000; 4d2:codeout=7b1101101; 4d3:codeout=7b1111001; 4d4:codeout=7b0110011; 4d5:codeout=7b1011011; 4d6:codeout=7b1011111; 4d7:codeout=7b1110000; 4d8:codeout=7b1111111; 4d9:codeout=7b1111011; default: codeout=7b1001111; endcase end endmodule 2.2代码生成原理图 总原理图 实验仿真波形图 实验五：集成触发器的应用 1.原理图 2.实验仿真波形图 实验六：移位寄存器实验 1.原理图 2.实验仿真波形图 实验七：十进制可逆计数器 十进制可逆计数器 1.1 十进制可逆计数器源代码 module s2014111909(clk,ud,q,co); input clk,ud; output reg [3:0] q; output co; assign co=((q==9)ud)||((q==0)(!ud)); always @(posedge clk) begin if(ud) begin if(q8) q=0; else q=q+1d1; end else begin if(q==0) q=4d9; else q=q-1d1; end end endmodule 1.2 代码生成原理图 1.3 实验仿真波形图 2.总原理图 3.波形图 实验八：脉冲宽度调制（PMW）实验 实验代码 module s1909(clk,h,l,out); input clk; input[3:0] h,l; output reg out; reg[6:0]pwmcnt; reg[11:0]fcnt; wire [6:0] z; reg clk1; assign z=h*10+l; always@(posedge clk) begin if(fcnt=12d2499) begin clk1=~clk1; fcnt=0;end else begin fcnt=fcnt+1;end end always@(posedge clk1) begin if(pwmcntz) begin out=1;end else if(pwmcnt=7d99) begin pwmcnt=0;out=0;end else begin out=0;end pwmcnt=pwmcnt+1; end endmodule 波形图