EDA技术_项目3_数据选择器电路设计.ppt

任务要求： 使用EDA实验箱上开关设置模块的K4、K3、K2、K1开关作为四选一数据选择器的4个输入，K8、K7开关作为四选一数据选择器的两个选择控制端。实验箱上输出指示模块中的OUT1红色LED（发光二极管）作为四选一数据选择器的输出。 数据选择器工作原理 数据选择器是从多路输入数据中选择一路，送到数据总线上的电路，它的作用类似于一个单刀多掷开关，其示意图，如下图所示。 4选1数据选择器逻辑图 2）STD 库（默认库） 库中程序包为：standard， 定义最基本的数据类型： Bit，bit_vector ，Boolean， Integer，Real，and Time 注：Type Bit 2 logic value system (‘0’, ‘1’) 3）面向ASIC的库 4）WORK库（默认库） 5）用户定义库 重载操作符定义： 对已存在的操作符重新定义，使其能进行不 同类型操作数之间的运算，称为重载操作符。定 义重载操作符的函数称为重载函数。 重载操作符由原操作符加双引号表示。如 “+” 重载操作符的定义见 IEEE 库的程序包： std_logic_arith、 std_logic_unsigned、 std_logic_signed 重载操作符的使用： 二、 并行信号赋值语句 包括三种： 简单并行信号赋值； 条件信号赋值； 选择信号赋值。 共同特点： 1、赋值目标必须是信号，与其它并行语句同 时执行，与书写顺序及是否在块语句中无关。 2、每一信号赋值语句等效于一个进程语句。 所有输入信号的变化都将启动该语句的执行。 等效： 不等效： 条件信号赋值语句与进程中的多选择 if 语句等价： 选择信号赋值语句与进程中的 case 语句等价： 实施 （1）硬件的选型及应用 硬件选型:Altera公司的FPGA EPF10K20TC144-4 应用：上海航虹高科有限公司的EDA实验箱 （2）4选1数据选择器电路的VHDL程序设计 1）真值表 3) 逻辑功能分析 当s1=0且s0=0时，y=a； 当s1=0且s0=1时，y=b； 当s1=1且s0=0时，y=c； 当s1=1且s0=1时，y=d； (3）使用Max+PlusII软件进行4选1数据选择器的功能仿真 仿真参数： end time :1s time range: from 0 to1s a: clock period 100ms(frequency:10hz) b: clock period 50ms(frequency:20hz) c: clock period 20ms(frequency:50hz) d: clock period 10ms(frequency:100hz) s0和s1进行组合，组名group name为s[1..0], 进制（radix）为二进制(bin),开始值（start value）为000,计数间隔（count every）为250ms。 检查 评估 （1）功能、技术指标检查 （2）学生学习过程自我评价 （3）小组互评 （3）老师评价 1、简单并行信号赋值语句 即：信号 = 表达式 例：以下两种描述等价 architecture behav of a_var is begin output=a(i); end behav; architecture behav of a_var is begin process(a, i) begin output=a(i); end process; end behav; 一个简单并行信号赋值语句是一个进程的缩写。 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ex1 IS PORT(a, b : IN STD_LOGIC; y : OUT STD_LOGIC); END ex1; ARCHITECTURE rtl OF ex1 IS SIGNAL c : STD_LOGIC; BEGIN c = a and b; y = c; END rtl; LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ex2 IS PORT(a,b : IN STD_LOGIC;