四位十进制频率计设计.docVIP

实验 四位十进制频率计设计 实验目的 掌握四位十进制频率计的工作原理并能够用Verilog HDL语言编写代码，进一步熟悉EDA6000实验箱的使用方法。 进一步熟悉quartusII建立程序编译、仿真及下载的操作流程并学会四位十进制频率计的Verilog硬件设计。 实验代码 module frecounter(clk,uclk,ge_bit,shi_bit,bai_bit,qian_bit); input clk,uclk; output [3:0] ge_bit,shi_bit,bai_bit,qian_bit; reg [3:0]ge_bit,shi_bit,bai_bit,qian_bit; reg div,en,load,cls; reg [3:0] A,B,C,D; always @(negedge clk) begin div=~div; en=div; load=~en; cls=clkload; end always @(posedge uclk or posedge cls) begin if(cls) begin A=4d0;B=4d0;C=4d0;D=4d0; end else if(en) begin A=A+4d1; if(A==4D10) begin A=4d0;B=B+4d1;