电子设计自动化技术试卷5.docVIP

试卷 PAGE 第 PAGE 2 页 共 2 页 考试学期 考试课程 考试班级 考试形式 题号 一 二 三 四 五 六 七 八 九 …… 总分 得分 本试卷共 2 页，请核对试卷页数，班级、姓名等信息写在左侧，否则试卷无效。 一、 选择题(每题2分，共20分) 1. 在VHDL中，条件信号赋值语句WHEN_ELSE属于 语句。 A． 并行和顺序 B. 顺序 C. 并行 D. 不存在的 2. 在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有 种逻辑值。 A． 2 B. 3 C. 9 D. 8 3. 符合VHDL标准的标识符是 。 A. A_2 B. A+2 C. 2A D. 22 4. VHDL语言中信号定义的位置是 。 A. 实体中任何位置 B. 实体中特定位置 C. 结构体中任何位置D. 结构体中特定位置 5. 变量和信号的描述正确的是 。 A. 变量赋值号是:= B. 信号赋值号是:= C. 变量赋值号是= D. 二者没有区别 6. 下面数据中属于位矢量的是 。 A. 4.2 B. 3 C. 1 D. 11011 7. EP1C6Q240C8具有多少个管脚 。 A. 144个 B. 84个 C. 240个 D. 不确定 8. Quartus II是哪个公司的软件 。 A. ALTERA B. ATMEL C. LATTICE D. XILINX 9． 关于VHDL中的数字，请找出以下数字中最大的一个：_____ _____。 A. 2#1111_1110# B. 8#276# C. 10#170# D. 16#E1# 10. 一个程序的输入输出端口是定义在 。 A. 实体中 B. 结构体中 C. 任何位置 D. 进程中 选择题答题表 1 2 3 4 5 6 7 8 9 10 二、名词解释，写出下列缩写的英文全称和中文含义（每题5分，共30分）： 1. EDA 2. HDL 3. CPLD 4. FPGA 5. JTAG 6. ASIC 三、 VHDL程序填空(每空5分，共40分) （1）下面程序是用条件信号赋值语句实现的异或门VHDL程序，试将程序补充完整。 IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY XOR_GATE1 IS PORT(A,B:IN STD_LOGIC; C:OUT STD_LOGIC); END; ARCHITECTURE ONE OF XOR_GATE1 IS BEGIN C=0 WHEN A=0 AND B=0 ELSE 1 WHEN A=1 AND B=0 ELSE 0 WHEN A=1 AND B=1 ELSE 0; END; （2）下面程序是6进制计数器的VHDL描述，该计数器具有清零、使能功能，试根据程序注释将程序补充完整。 LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt6 is port(clk,rst,ena:in std_logic; outy:BUFFER INTEGER RANGE 0 TO 15; cout:out ); end cnt6; architecture one of is BEGIN PROCESS(CLK) BEGIN IF rst= THEN rst为高时，完成清零功能； outy= ; elsif CLKEVENT AND CLK=1 THEN IF THEN ena为高时，允许计数；