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期刊论文翻译一： 一种纳米级的辐射加固CMOS锁存器设计和性能分析 文章英文名称：Design and Performance Evaluation of Radiation Hardened Latches for Nanoscale CMOS 作 者：Sheng Lin, Yong-Bin Kim, and Fabrizio Lombardi 第一作者单位：Electrical and Computer Engineering Department, Northeastern University, Boston, United States 原文出版出处: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, v 19, n 7, p 1315- 1319, July 2011 摘要：深亚微米/纳米 CMOS电路对外部辐射现象更敏感，有可能导致所谓的软错误的发生。 因此，在纳米级的电路设计中电路的软错误容忍度是有严格要求的。由于传统的容错方法， 在电力方面、面积和性能方面耗费大量的成本，存储单元的低功耗加固设计发展（如插销 和存储器）越来越重要。本文提出三个新加固设计的CMOS锁存器，工艺尺寸为32纳米，这 些电路是基于施密特触发器的，而第三个电路采用了在反馈回路级联配置。级联ST锁存器 的临界