一种消除内存访问等待的DSP内存控制设计.doc

概述 1 数字信号处理器（）主要运用在信号传送、音频视DSP 频压缩解码、频谱分析等领域，这些领域无一例外地需要处理器进行大量的数据交换，所以确保在运行过程中获得DSP 高数据吞吐率是设计的一个基本前提。 DSP 当今各个应用领域对运算性能不断提出新的要求，DSP 已向着高主频深度流水线的方向发展[1]。表为目前主流1DSP 的流水线深度[2,3]。但是，随着流水线深度的不断增加，DSP 不可避免地产生了数据相关问题。 表国际上主流流水线深度 1 DSPDSP 型号 主频流水线深度 TI C54100MHz 6TI C55200MHz 8TI C6200 600MHz 11ADI BlackFin 300MHz 8 所谓流水线数据相关问题指的是处理器低层次流水线上所需数据仍处在高层次流水线上。当这种情况发生时，处理器一般将自动进入等待周期，等到深层流水线完成运算，数据相关消除后才继续工作。所以如果过多地进入等待周DSP 期，从实际工作效能评价，其实质主频已经下降，如若不能很好地解决数据相关等待的问题，即使拥有一个相对较DSP 高的主频，其处理能力的优势仍得不到相应的体现。 本文从解决数据相关性问题出发，提出了一种将读写操作分层并采用硬件写回缓冲的方法，在硬件层次上实现了一种数据相关消除的方案。此方案对于软件开发过程完全DSP 透明，是一种无需程序员干预的纯硬件解决方案，并最终 在汉芯的设计中成功得到应用。 DSP 数据相关的具体分析 2 的数据相关问题主要体现在访存等待上。所谓访存DSP 等待指的是当处理器需要访存时，内存控制单元由于需 DSP 要总线冲突或者由于所需数据仍然处在运算单元中无法得到所引起的。在传统的中，由于运算单元仅占用了单层流DSP 水线，所以访存单元与运算单元处在相同的流水线层，因而 整个问题并不突出。但是由于近一两年来，主频已开始DSP 突破，并向进军，运算单元若处在单层流水线300MHz 1GHz 已难以跟上主频的发展，所以运算单元的流水线分层已不可 避免，图是本次所讨论的汉芯的运算单元流水线结构1DSP 示意图。 P7 P9 P11 P13 图汉芯运算单元流水线结构 1 DSP从图中可以看出，整个运算单元的完整操作会在层流14水中完成。首先在层整个流水线会进行指令解码操作，P7然后层将进行乘法操作，层进行加减、移位和逻辑操P9P11作，最后在层实现标志位和写回操作。由于运算单元在P13层开始数据操作，访存单元必须在层即为运算单元提P7P7供运算数据，而访存单元执行写存操作时必须等到层方 P13一种消除内存访问等待的内存控制设计 DSP 徐如淏，王兵，李宇飞 （上海交通大学微电子学院，上海） 200030摘要： 随着数字信号处理器主频的不断提高，其中的运算单元已由单层流水线结构向多层流水线结构变迁。但随之带来了访问内存时出现等待周期的问题。文章提出了读写分层及硬件写回缓冲的设计，消除了访存单元等待周期，使访存单元获得的工作效率。100%关键词：数字信号处理器；内存控制单元；写回缓冲；读写操作 DSP Memory Control Design for Eliminating Memory Access Wait XU Ruhao, WANG Bing , LI Yufei (School of Microelectronics, Shanghai Jiaotong University, Shanghai 200030 【Abstract 】During the increment of the main frequency of digital signal processor, the arithmetic module is divided into multi-level. But it causes the problem of memory access wait cycle. The paper proposes a design which arranges reading and writing access in different pipeline level and introduces a write-back buffer to eliminate the memory access wait cycle, and then the memory access unit can achieve 100% work efficiency.【Key words】DSP; Memory control unit; Write-back buffer; Reading and writing access 第31卷　第5期Vol.31 № 5计　算　机　工　程Computer