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彰師積體電路設計所 A 12b 500MS/s DAC with >70dB SFDR up to 120MHz in 0.18μm CMOS ISSCC 2005 / SESSION 6 /HIGH-SPEED AND OVERSAMPLED DACs / 6.4 指導教授:林志明 級別:碩一 學生:呂致遠 民國94年10月6日 Overview DAC architecture. Master-Slave latch Switched-current cell Die photograph Layout Measurements Performance summary Conclusions applications References DAC architecture Master-Slave latch Latch and switch driver. Switched-current cell Die photograph Layout Measurements: INL and DNL LSB SFDR vs. input signal frequency Measurements:state of the art Performance summary Conclusions Low vdd and low power dissipation reduction of local timing and switching disturbances Small active area How to reduction power DAC core consumes 160mW (216mW with the clock buffer) Applications MultiCarrier Modulation: OFDM ADSL VDSL HDTV DAB WLAN 4G References [1] K. O’Sullivan et al., “A 12-bit 320-Msample/s Current Steering CMOS D/A Converter in 0.44mm2,” IEEE, J. Solid-State Circuits, vol. 39,no. 7, pp. 1064-1072, Jul., 2004. [2] W. Schofield et al., “A 16b 400MS/s DAC with <-80dBc IMD to 300MHz and <-160dBm/Hz Noise Power Spectral Density,” ISSCC Dig. Tech. Papers, pp 126-127, Feb., 2003. [3] B. Schafferer et al., “A 3V CMOS 400mW 14b 1.4GS/s DAC for Multi- Carrier Applications,” ISSCC Dig. Tech. Papers, pp. 360-361, Feb., 2004. [4] K. Doris, “High-speed D/A Converters: from Analysis and Synthesis Concepts to IC Implementation,” Ph.D. Thesis, Technical University Eindhoven, Sept., 2004. * *
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