完整版fpga跨时钟域设计.ppt

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总线信号跨时钟域 ? 直接使用同步器会带来问题 ? 正确方法 ? 保持寄存器加握手信号 ? 异步 fifo 设计 ? 以上两种方法都要使用同步器 保持寄存器和握手 ? 部分握手 ? 全握手 ? 缺点:延迟比较多 保持寄存器和握手 ClokA Domain SYNCHRONIZER HOLD SAMPLE SYNCHRONIZER Clock A Domain Clock B Domain REQUEST ACKNOWLEGE FIFO ? 同步 FIFO :写时钟和读时钟为同一个时 钟 ? 异步 FIFO :写时钟和读时钟为独立时钟 ? 跨时钟域的数据信号需要用到异步 FIFO , 隔离时钟域,匹配读写速度 FIFO 写满和读空标志的产生 ? 读写指针比较产生 ? 同步 FIFO 直接把读写时钟比较或运算产生 ? 异步 FIFO 由于读写指针不同时钟域,比较前 指针必须同步化 ? 由于二进制的指针会出现多位同时跳变,直 接由同步器进行同步化会有问题 异步 FIFO 设计 根据 full 和 empty 产生方法分为: 1. Binary Code 结合保持握手 ? 二进制寻址,二进制同步化后比较产生空满标志 2. Gray Code 结合同步器 ? 二进制寻址, Gray 码同步化后,比较产生空满标 志 ? Gray 码寻址, Gray 码同步化后,比较产生空满标 志 FPGA 跨时钟域设计 -- Multi-Asynchronous Clock Design of FPGA 主要内容 ? 局部同步设计概念 ? 跨时钟域的问题 ? 亚稳态( metastability ) ? 同步失败( synchronize failure ) ? 同步化 ? 同步器( synchronizer ) ? 保持寄存器和握手( hold and handshake ) ? 异步 FIFO 设计 (asynchronous FIFO) 为什么讨论多时钟域设计 ? 全同步设计( totally synchronous ) ? 一个 时钟 ? 全异步设计( totally asynchronous ) ? 没有时钟 ? 全局异步 , 局部同步设计 ( globally asynchronous , locally synchronous ) ? 多个独立时钟域,同一时钟域内同步 ? 这是我们关心的多时钟域设计 ? 不可避免 , 单一时钟不能满足设计的需求 亚稳态 ? 什么是亚稳态 ? 引起亚稳态的原因 ? 亚稳态对系统可靠性的危害 ? 如何评估其危害- MTBF ? 如何减少亚稳态的风险 什么是亚稳态 ? a metastable output is undefined or oscillates between HIGH and LOW for an indefinite time due to marginal triggering of the circuit. This marginal triggering is usually caused by violating the storage elements' minimum set-up and hold times. ? When sampling a changing data signal with a clock ... the order of the events determines the outcome.The smaller the time difference between the events, the longer it takes to determine which came first.When two events occur very close together, the decision process can take longer than the time allotted,and a synchronization failure 捯畣獲? 亚稳态最终收敛于 0 或 1 或者振荡 引起亚稳态的原因 ? 在数据跳变期间采样 ? 建立或保持时间不满足 ? 跨时钟域的信号和同步时钟之间的关系不能 确定 ? 单一时钟域内工具确保建立保持时间,不出 现亚稳态 从 tsu ,th 和 tco 的角度看亚稳态 亚稳态对系统可靠性的危害 ? 同步失败( Synchronize Failure ) ? 系统失败( System Failure ) ? 按概率出现;发生概率可能达到可靠性 要求无法接受的程度。 如何评估其危害- MTBF ? MTBF 定量评估亚稳态对可靠性的影响 ? MTBF is a measure of how

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