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摘 要
摘 要
模数转换器 (ADC )作为数字信号处理系统的前端核心器件,是连接模拟世界与数字世界的桥
梁。随着无线通信技术以及 CMOS 工艺技术的推进,ADC 也朝着高速、高精度的方向发展。在众
多的ADC 结构中,流水线结构因在速度、精度、面积以及功耗之间有着较好的折衷,因而成为目前
高速高精度 ADC 研究的主流架构。本文采用 40nm CMOS 工艺,设计了一款 12 位高速流水线 ADC 。
论文在介绍流水线 ADC 的基本工作原理及相应工作时序的基础上,对影响高速高精度 ADC 的
各种非理想因素进行深入的讨论。基于上述理论的分析,本文的 12 位高速流水线 ADC 系统采用
SHA-less 架构,流水级转换采用 2+3+3+3+3 的组合方式,采样电容采用了逐级缩减技术。
为了减小比较器失调等非理想因素的影响,每个流水级转换电路都采用了数字冗余技术。由于
小尺寸工艺节点以及低电源电压对高增益宽带宽运放的限制,本文仅采用两级密勒补偿运放来保证
高速流水线 ADC 对运放带宽的需求。对于运放增益不足以及电容失配等因素造成的级间增益误差,
通过在数字域测量误差大小,并设计了一个可编程的反馈电容电路来校准该增益误差。
仿真结果表明,本文所设计的 12 位高速流水线 ADC 在 1.1V 电源电压下,可以输入的最大差分
电压为 1.4V 。在 300MHz 采样频率下,可以获得 10.74 bit 的ENOB ,70.83 dB 的 SFDR。电路的整
2
体功耗约为 104mW ,核心面积约为 0.18mm 。
关键词:流水线 ADC 运算放大器 增益校准 数字校正
I
Abstract
Abstract
As the front-end core device of the digital signal processing system, the analog-to-digital converter
(ADC) is a bridge connecting the analog world and the digital world. With the development of wireless
communication technology and CMOS process technology, ADCs are also moving toward high speed and
high resolution. In many ADC structures, the pipeline structure has a good compromise among speed,
resolution, area and power consumption, and thus is the mainstream architecture of high-speed and
high-resolution ADC research. In this dissertation , a 12-bit high-speed pipeline ADC is designed using 40
nm CMOS technology.
Firstly, the basic working principle of the pipeline ADC and the corresponding time sequence are
introduced. And then in-depth research and analysis on various non-ideal factors affecting high-sp
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