EDA与VHDL断改错题集.pptxVIP

一、 判断对错(并改正) 1、CONSTANT T2：std_logic = ’0’; （ 错 ） 改正：把= 换为 := 。 2、若某变量被定义为数值型变量，未赋初始值时默认值为‘0’。 （ 错 ） 改正：把‘0’的单引号去掉。 3、在结构体中定义一个全局变量（VARIABLES），可以在所有进程中使用。 （ 错 ） 改正：“变量（VARIABLES）”改为“信号”。 4、语句 type wr is (wr0,wr1,wr2,wr3,wr4,wr5); 定义了一个状态机变量 wr， 可以直接对 wr 赋值。 （ 错 ） 改正：语句 type wr is (wr0,wr1,wr2,wr3,wr4,wr5); 定义了一个状态 机类??? wr，需要定义一个该类型的对象，才可以对该对象赋值。 5、进程语句中，不管在何时，process 语句后面必须列出敏感信号 （ × ） 包含 wait 语句的进程语句可不列出敏感信号。 6 、 VHDL 语 言 与 计 算 机 C 语 言 的 没 有 差 别 。 （ × ） 运行的基础 计算机语言是在 CPU＋RAM 构建的平台上运行 VHDL 设计的结果是由具体的逻辑、触发器组成的数字电路 执行方式 计算机语言基本上以串行的方式执行 VHDL 在总体上是以并行方式工作