2020年新版数字频率计电路.docx

第二章 电路的总体设计方案 2.1方案论证与选择 2.1.1方案的提出 电路整体框架如图一所示。被测信号经过放大，整形电路将其转换成同频率 的脉动信号，送入计数器进行计数，闸门的一个输入信号是秒脉冲发出的标准脉 冲信号，秒脉冲信号源含有个高稳定的石英振荡器和一个多级分频器共同决定， 其时间是相当精确的，计数器显示电路采用七段共阴极 LED数码管。 图2-1 图2-1方案一框架图 万案二: LED显示，为了 LED显示，为了 提高系统的稳定性，输入信号前进行放大整形，在通过 A/D转换器输入单片机 系统，采用这种方法可大大提高测试频率的精度和灵活性， 并且能极大的减少外 部干扰，采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键 输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，整个系统非 常精简，而且具有灵活的现场可更改性。但采用这种方案相对设计复杂度将会大 大提高并且采用单片机系统成本也会大大提高。 Vin 图2-2方案二框架图 采用频率计专用模块，即大规模集成电路将计数器、锁存器、译码、位和段 驱动，量程及小数点选择等电路集成在一块芯片中，该方案在技术上是可行的， 可以简化电路的设计，当对于设计要求中的某些指标，采用专用模块来完成比较 困难，即扩展极为不便。 图2-3 方案三框架图 2.1.2方案的的比较 方案一：具有设计复杂度小、电路简洁、功能实用且成本低廉等特点，其稳 定性较好基本能满足设计要求。 方案二：采用单片机处理能较高要求，但成本提高且设计复杂，虽然可以达 到很高的精度要求，但是，VHDL编程语言是我们在学习过程中没有接触过的， 短期内也很难掌握并且熟练运用。 方案三：用专用频率计设计模块固然设计简单且稳定但系统可扩展性能较 差。 2.1.3方案的选择 综合三种方案比较：我感觉方案一和我以前学的专业知识更接加近些， 电路 原理容易理解，所设计的数字频率计稳定性好， 基本上能够满足设计要求，所以 我采用第一种设计方案。 图2—5数字频率计组成框图 在我的毕业设计中，数字频率计由信号输入电路、分频电路、放大整形电路、 闸门电路、时基电路、逻辑控制电路、计数电路、锁存电路、译码显示电路，小 数点移位电路，量程选择开关等组成 所谓频率，就是周期性信号的在单位时间(1s)内变化的次数，若在一定时 间间隔T内测得这个周期性信号的重复变化次数为 N，则其频率可表示为： f Nt (2—1) 上图是数字频率计的结构框图。被测信号经放大整形电路变成计数器所要求 的脉冲信号I,其频率与被测信号的频率 fx相同。时基电路提供标准时间基准 信号U，其高电平持续的时间tl = 1s ,当1s信号来到时，闸门开通，被测脉冲信 号通过闸门，计数器开始计数，直到 1s信号结束时闸门关闭，停止计数。若在 闸门时间1s内计数器计得的脉冲个数为 N，则被测信号频率fx=N Hz。逻辑控 制电路的作用有两个：一是产生锁存脉冲 ，使显示器上的数字稳定；二是产生 清“0”脉冲V,使计数器每次测量从零开始计数。频率计中各信号波形如图2—6 所示： ! JWlTLTL^UL..._rLrL..._rUL n , j ti 国 | I 廿数 f1 1 m nrin art. rLTLnr^ ~ x n n n 锁存 ￥ 」 U消-o 图2 — 6频率计中各信号波形 说明： 1、 脉冲信号I为被测信号经放大整形电路后变成的计数器所要求的脉冲信 号，其频率与被测信号的频率fx相同，或与被测信号的频率呈一定的比例关系。 2、 信号U为时基电路提供的标准时间基准信号， 其高电平持续时间为1S， 当此信号来到，闸门开通，被测脉冲信号通过闸门，使计数器开始计数；此信号 结束，则闸门关闭，计数器停止计数。U脉冲信号又可称为闸门时间脉冲，用 T 表示。 3、脉冲信号川为闸门时间脉冲控制下闸门所输出的脉冲， 因为要将它送入 计数器进行计数，所以又将闸门所输出的川信号称为计数脉冲信号。 若在闸门时 间1S内计数器计得的脉冲个数为 N，则被测信号频率fx=N Hz。 4、 脉冲信号W即为锁存信号，是逻辑控制电路产生的，控制锁存器锁存计 数结果的控制信号，它由时基信号U结束时产生的负跳变来产生。 5、 脉冲信号V是计数器的清零信号，也是逻辑控制电路所产生，用于控制 计数器进行清零，使计数器每次测量从零开始计数。它是由锁存信号W结束产生 的负跳变来产生。 在这个总的电路设计中包含有几个不同功能的分电路， 每个电路在本设计中 都有着自己特有的功能，也只有这几个分电路组合在一起才使得整个的电路实现 其所要达到的功能。所以还是先介绍一下每一个分电路的功能特点。 第三章硬件电路设计 3.1时基电路和闸门电路 3.1.1时基电路 时基电路的作用是产生一个标准时间信号