(multisim数电仿真)计数、译码和显示电路.pdf

实验 3.11 计数、译码和显示电路 一、实验目的： 1. 掌握二进制加减计数器的工作原理 2. 熟悉中规模集成计数器及译码驱动器的逻辑功能和使用方法 二、实验准备： 1.计数： 计数是一种最简单、最基本的逻辑运算，计数器的种类繁多，如按计数器中 触发器翻转的次序分类，可分为同步计数器和异步计数器；按计数器计数数字的 增减分类，可分为加法计数器、减法计数器和可逆计数器等 由JK 触发器组成的十进制异步加法计数器如图3.11.1 所示 J Q J Q J Q J 1 Q £¦ £¦ J2 cp cp cp _ _ _ cp S _ Sd Q Q Q ½øλ K d Q K K Sd K Sd H L 图3.11.1 目前，各种类型的计数器已有专门的集成电路，例如CD4017 ，它是一片十 进制计数/分频器，该器件具有 10 个译码输出端，每个译码输出通常处于低电平， 且在时钟脉冲由低到高的转换过程中依次进入高电平，每个输出在高电平维持 10 个时钟周期中的 1 个时钟周期，输出 10 进入低电平后，进位输出由低转到高， 并能与时钟允许端连成 N 级。表 3.11.1 为其功能表，图 3.11.2 是其管脚排列图 表 3.11.1 ： 时钟　时钟允许　复位 输 出 状 态 L 　　　 ×　　　L 不变 ×　　　H 　　　L 不变 ×　　　 ×　　　H 计数器复位( Q = H ，Q ~ Q = L ) 0 1 9 ↑ L 　　　L 进到下一级 ↓　　　×　　　L 　不变 ×　　　↑　　 L 　不变 ×　　　↓　　　L 进到下一级 Q5 1 16 VDD Q1 2 15 CLR Q0 3 14 CLK 7 1 __ Q2 4 0 13 CE 4 D Q6 5 C 12 COUT Q7 6 11 Q9 Q3 7 10 Q4 Vss 8 9 Q8 图3.11.2 另外一种可预计的十进制加减可逆计数器