数字系统设计与VHDL课程大作业.pdf

数字系统设计与VHDL 课程大作业 霓虹灯电路设计 学院： 计算机科学与工程 班级：计算机科学与技术一班 学号：1305010126 姓名：唐艳香 组员：郑林升，袁博，唐艳香 实验内容： 1) 使用平台上的8 个七段数码管进行显示，即围绕平台上的8 个数码管转圈； 2) 要求同时显示的段数为1、2 、3 段可选； 3) 可进行顺向、逆向显示（通过某一开关键进行选择）； 4) 按下复位键后，重新开始旋转； 5) 多种点亮方式自选，如全亮等。 总体模块划分： 1）定义输入输出端； 2 ）由于只有一个主程序，所有模块都直接添加在里面。主程序中可看做复位，旋转 方向，旋转速度，旋转块数的小程序结合； 3 ）建立波形图，进行仿真； 4 ）绑定引脚，下载程序进行测试； 5 ）修正小bug 。 代码实现： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; 1 entity water_lamp is generic(n:integer:=60000); port(clk_sys:in std_logic; order:in std_logic; k:in std_logic; q:in std_logic; num:in std_logic_vector(2 downto 0); L:out std_logic_vector(7 downto 0); LED:out std_logic_vector(7 downto 0)); end water_lamp; architecture one of water_lamp is signal cnt:integer range 0 to n; signal cnt1:integer range 0 to n; signal cnt2:integer range 0 to n; signal clk_new:std_logic; signal cnm:integer range 19 downto 0; signal cnm0:integer range 19 downto 0; signal clk_new1:std_logic; signal clk_new2:std_logic_vector(0 to 1):=00; begin p1:process(clk_sys) begin if clk_sysevent and clk_sys=1 then if cntinteger(n/2)-1 then cnt=cnt+1; else cnt=0; clk_new=not clk_new; end if; end if; end process p1; p2:process(clk_new) variable LED_tmp:std_logic_vector(7 downto 0); begin if clk_newevent and clk_new=1 then 2 if order=0then if cnm0 then cnm=cnm-1; else cnm=19; end if; else if cnm19 then cnm=cnm+1;