基于FPGA的四路抢答器的VerilogHDL代码.pdfVIP

module qiangda4(clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4,Led1,Led2,Led3,B uzzer); // 开始声明各个端口 //输入口 input clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4; //输出口 output [0:7] Led1; //倒计时时使用的 LED 控制端 output [0:7] Led2; //数码管控制端 output [0:7] Led3; //分数显示数码管控制端 output Buzzer; //蜂鸣器 // 各个寄存器变量声明 reg [0:7] Led1; reg [0:7] Led2; reg [0:7] Led3; reg cnt=32b0; reg Buzzer; reg score=4’hf;// 分数显示寄存器 // 配置寄存器 ,EnFlat 是表明开始抢答的标志位 reg EnFlat=1b0; //BuClk 是蜂鸣器的标志位