实验2 设计含异步清零和同步时钟使能的加法计数器(5-3).docVIP

PAGE PAGE 3 实验2 含异步清零和同步时钟使能的加法计数器设计(5-3) (1)实验目的： 学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。 (2)实验原理： 实验程序为例4-22；实验原理参考4.4节(计数器设计)，设计流程参考第5章。 【例4-22】设计一个带有异步复位和同步时钟使能的十进制加法计数器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT(CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : 0UT STD_LOGIC); END ENTITY CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS (CLK,RST,EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST=‘1’ THEN C