2018年1月电子电路EDA答案.docVIP

一、单项选择题 1.B 2.B 3.B 4.D 5.A 6.A 7.C 8.A 9.A 10.B 11.B 12.D 13.A 14.C 15.A 二、名词解释题 16.电子设计自动化（Electronics Design Automation） 17.现场可编程门阵列（Field－Programmable Gate Array） 18.知识产权核(intellectual property?core) 三、判断改错题 19.错。查找表结构 20.对。 21.对。 22.错。仿真工具 四、简答题 23.主动配置由可编程器件引导配置过程，从动配置由外部处理器控制配置过程。 24.原理图输入方式、状态图输入方式、波形输入方式、程序设计法、IP模块使用 25.“自顶向下”的设计方法首先从系统设计入手，在顶层进行功能划分和结构设计，在系统级采用仿真手段验证设计的正确性，然后再逐级设计底层的结构，用硬件描述语言对高层次的系统行为进行电路描述，最后再用逻辑综合优化工具生成具体的门级逻辑电路网表，其对应的物理实现级可以是印刷电路板或专用集成电路。 26.（1）设计输入：行为或结构描述（文本输入、图形化输入） （2）代码调试：语法检查 （3）功能仿真：验证逻辑模型 （4）逻辑综合：把设计翻译成原始的目标工艺，最优化，合适的面积要求和性能要求 （5）布局布线：映射设计到目标工艺里指定的位置，指定的布线资源应被应用 （6）时序仿真：验证设计一旦编程或配置将能在目标工艺里工作（使用时间延迟） （7）时序分析：验证符合性能规范 （8）版图设计：验证版图设计，在板编程和测试器件 27.软IP核设计灵活，可根据具体的需要对软IP核的代码进行改动，或软IP核本身提供许多可以配置的参数，在应用时比较方便。缺陷是软核的关键路径的时许性能五保证，最终性能主要取决于使用者采用的综合、布局布线和实现技术，设计完成后需要重新对完成设计的芯片进行功能与时序验证。软IP核的设计工作量较大，而且设计时间较长。 五、程序分析题 28.空（1）：in3 空（2）：wire 空（3）：out1 空（4）：endmodule 空（5）：1’b1 空（6）：2’b01 空（7）：1’b1 空（8）：2’b10 29. 六、编程题 30. module fsm(clk,reset,clk_out,qout);//模8计数器 input clk,reset; output reg clk_out,qout; output reg[2:0] qout; always @(posedge clk) //此过程定义状态转换 begin if(reset) qout=3’b000; //同步复位 else case(qout) 3b000: qout=3b001; 3b001: qout=3b010; 3b010: qout=3b011; 3b011: qout=3b100; 3b100: qout=3b101; 3b101: qout=3b110; 3b110: qout=3b111; 3b111: qout=3b000; default: qout=3b000; /*default语句*/ endcase end always @(qout) /*此过程产生输出逻辑*/ begin case(qout) 3b111: clk_out=1b1; default:clk_out=1b0; endcase end endmodule 31. Module shift_flop(D,reset,clock,Q) //端口声明 Input D,clock,reset; Output[3:0] Q; Wire[3:0] Q; //变量说明 Dflop u1(D,reset,clock,Q[3]); Dflop u2(Q[3],reset,clock,Q[2]); Dflop u3(Q[2],reset,clock,Q[1]); Dflop u4(Q[0],reset,clock,Q[0]); endmodule