CMOS八输入与非门.docVIP

PAGE 12 静态cmos8输入与非门的性能优化 实验目的： 1、通过对8输入与非门的性能优化掌握大扇入组合逻辑电路的设计优化方法； 2、掌握HSPICE等EDA软件的基本操作； 实验原理： 1、大扇入时的设计技术： ①调整晶体管尺寸； ②逐级加大晶体管尺寸； ③重新安排输入； ④重组逻辑结构； 2、8输入与非门的电路图： 图1 八输入与非门电路图 实验内容: 实验采用的软件为HSPICE C-2009.09，工艺库文件为MM180_LVT18_V113.LIB（0.18um）。 首先我们以Wp/Wn=2/1的参考反相器为基准确定八输入与非门的Wp/Wn=2/8。这里我们取Wp/L=2,L=0.18um,Wn/L=8。 由书上的结论可以得到:“互补CMOS门的传播延时与输入模式是相关的。”如果考虑8输入与非门的输出由低至高的翻转，则有28-1种情形。显然要对它们都进行模拟是十分繁琐的。因此我们仅仅考虑引起最坏情况的输入组合（A=B=C=D=E=F=G=1，H=1→0,至于选该情形的理由将在3中进行解释,以下所讨论的tpLH如果不特别说明均指的是在该情形下）。而对于输出由高到低翻转的情形输入模式类似的也有28-1种情形，但是如果考虑内部节点（图1中的节点1~7）电容的初始状态时，估计延时就变得相当复杂。这时最坏情形发生在内部节点都被充电至VDD-VTH时，然后通过下拉网络对负载电容及各节点电容进行放电。 下面我们对书上提到的四种设计技术进行逐一的验证： 1、调整晶体管尺寸: 根据书上结论:”如果负载电容主要是门自身的本征电容，则加宽器件只会增加‘自载’效应，对传播延时将不产生影响。只有当负载以扇出为主是放大尺寸才会起作用。” ①负载电容主要是门自身的本征电容: 我们考虑极端情形，即负载电容就是门自身的本征电容时： 这里我们取L=0.18um, Wp/L=2、3、4三种情况，对应的Wn/L=8、12、16。 编写的HSPICE网表代码如下： nand .lib C:\avanti\MM180_LVT18_V113.LIB TT .print v(out) v(a) .param wn=4*wp mp1 out a vdd vdd P_LV_18_MM w=wp l=0.18um mp2 out a vdd vdd P_LV_18_MM w=wp l=0.18um mp3 out a vdd vdd P_LV_18_MM w=wp l=0.18um mp4 out a vdd vdd P_LV_18_MM w=wp l=0.18um mp5 out a vdd vdd P_LV_18_MM w=wp l=0.18um mp6 out a vdd vdd P_LV_18_MM w=wp l=0.18um mp7 out a vdd vdd P_LV_18_MM w=wp l=0.18um mp8 out h vdd vdd P_LV_18_MM w=wp l=0.18um mn1 out a 1 gnd N_LV_18_MM w=wn l=0.18um mn2 1 a 2 gnd N_LV_18_MM w=wn l=0.18um mn3 2 a 3 gnd N_LV_18_MM w=wn l=0.18um mn4 3 a 4 gnd N_LV_18_MM w=wn l=0.18um mn5 4 a 5 gnd N_LV_18_MM w=wn l=0.18um mn6 5 a 6 gnd N_LV_18_MM w=wn l=0.18um mn7 6 a 7 gnd N_LV_18_MM w=wn l=0.18um mn8 7 h gnd gnd N_LV_18_MM w=wn l=0.18um vdd vdd gnd dc 1.8 va a gnd dc 1.8 vh h gnd pulse 0v 1.8v 500ps 100ps 100ps 2ns 4ns .data wp_table wp 0.36um 0.54um 0.72um .enddata .tran 1ps 4.5ns sweep data=wp_table .end 图2不同尺寸下8输入nand内部节点随输入电压变化曲线 通过对上面波形（图2）的分析我们可以得到： a.利用输入为A=B=C=D=E=F=G=1,H=0→1来近似等效tpHL的最坏情形是可行的。因为我们可以看到在此情形下节点1~7的电压近似都等于VDD-VTH。之后的讨论在没有特地说明的情况下我们均用该输入情形来近似tpHL的最坏情形。 b.当我们以参考反相器为标准设计8输入与非门时，最坏情形下的tpLH大于tpHL，这时设计的主要矛盾在于减小tpHL。 图3负载电容为门自身本征电容时不同尺寸na