8259A芯片使用方法..doc

v1.0 可编辑可修改 一、 8259A 的引线及内部结构 1、 引脚信号 8259A 引脚信号如下图所示： 8259A 引脚图 D7～ D0：双向、三态数据线， 与系统数据总线相连。 对 8259A 编程时， 命令字由此写入； 在第二个中断响应总线周期中，中断类型码由此传给 CPU。 RD ：读信号，输入，与系统控制总线 IOR 相连。 RD =0 时， CPU对 8259A 进行读 操作。 WR ：写信号，输入，与系统控制总线 IOW 相连。当 WR =0 时， CPU对 8259A 进行 写操作。 A0：片内寄存器寻址信号，输入，用于对片内寄存器端口寻址。每片 8259A 有两个寄存 器端口， A0=0 时，选中偶地址端口， A0=1 时，选中奇地址端口。 在与 8088 系统相连时， 可将该引脚与地址总线的 A0 连接；与 8086 系统连接时，可将该引脚与地址总线的 A1 连接。 CS ：片选信号，输入。 CS =0 时， 8259A 被选中。在与 8088 系统相连时，系统地址 信号 A15~A1经译码器译码后为 8259A 产生片选信号。 SP / EN ：双功能双向信号。 当 8259A 工作在缓冲模式时，它作为输出，用于控制缓 冲器的传送方向。当数据从 CPU送往 8259A 时， SP / EN 输出为高电平；当数据从 8259A 送往 CPU时， SP / EN 输出为低电平。当 8259A 工作在非缓冲模式时，它作为 1 v1.0 可编辑可修改 输入，用于指定 8259A 是主片还是从片（级联方式） 。 SP / EN =1 的 8259A 为主片， SP / EN =0 的 8259A 为从片。 INT：中断请求信号，输出，与 CPU的中断请求信号线 INT 相连。在级联方式下，从片 的 INT 与主片的 IR7~IR0 中的某一根连接在一起。 INTA ：中断响应信号，输入，与 CPU的中断响应信号线 INTA 相连。 CAS2～CAS0：级联控制线， 主片的 CAS2～ CAS0与从片的 CAS2～ CAS0对应相连。 对于主片， CAS2～ CAS0为输出信号；对于从片， CAS2～CAS0为输入信号。当从片发起的中断请求被响应时，主片通过 CAS2～ CAS0送出相应的编码给从片，告诉从片该中断请求被允许。 IR7 ～ IR0 ：中断请求输入信号，由外设输入。上升沿（边沿触发方式）或高电平（电平 触发方式）表示有中断请求到达。 VCC：＋ 5V 电源输入信号。 GND：电源地 2、 内部结构 8259A 的内部结构如下图所示： 8259A 的内部结构图 数据总线缓冲器 数据总线缓冲器为三态、双向、 8 位寄存器。数据线 D7～ D0 与 CPU系统数据总线连接， 构成 CPU与 8259A 之间信息传送的通道。 2 v1.0 可编辑可修改 读 / 写控制逻辑 读 / 写控制逻辑用来接收来自系统总线的读 / 写控制信号和端口地址寻址信号， 用于控制 8259A 内部寄存器的读 / 写操作。 级联缓冲 / 比较器 8259A 既可以工作于单片方式，也可以工作于多片级联方式。级联缓冲 / 比较器提供多 片 8259A 的管理和选择功能，其中一片为主片，其余为从片。中断控制逻辑 中断控制逻辑按照编程设定的工作方式管理中断，负责向片内各部件发送控制信号， 向 CPU发送中断请求信号 INT 和接收 CPU回送的中断响应信号 INTA ，控制 8259A 进入中断管 理状态。 中断请求寄存器（ interrupt request register ， IRR） IRR 是一个 8 位（ D0~D7）寄存器，它接受并锁存来自 IR0 ～IR7 的中断请求信号，也就 是说它记录着当前的中断请求。 D0～ D7与中断请求信号 IR0 ～ IR7 对应，当 IRi （ i ＝0～ 7） 上出现中断请求信号时， 对应的 Di 置 1。因为同一时刻可能有多个中断请求到达， 因此 IRR 可能有多个位置 1。第一个中断响应信号 INTA 到达后（ CPU在对 8259A 的中断请求 INT 进 行响应时， 会连续返回两个中断响应信号 INTA ，产生两个中断响应总线周期） ，如果 8259A 决定使 IRi 得到响应，则会将对应的 Di 清除。 第一个中断响应脉冲 INTA 到达后， IRR 锁存功能失效，不接受 IR0 ～ IR7 上的中断请 求信号；直到第二个中断响应脉冲 INTA 结束后， IRR 锁存功能才得以恢复。 中断服务寄存器（ interrupt service register ， ISR） ISR 是一个 8 位（IS0~IS7 ）寄存器， 用于记录 CPU当前正在服务