xilinx平台DDR3设计教程之设计篇-中文版教程3.pdfVIP

现在你应该已经看完了仿真和综合教程 我们进入了设计篇，说白了就是讲一讲DDR IP的用户接口是怎么用 用户接口在哪里？ 请你打开下面这个目录里面 example_top.v 这也就是你综合出来工程的顶层文件了 我们来理一理 这个文件的结构吧 开头部分， 全是介绍， 你删了都关系 然后是各种参数 设定 这里有bank， row，column， rank，等等各种设 置 其实你不用动它们 这些都是你之前选 条子的时候已经选 好了 不记得自己选什么 条子了？ 乖乖，你不如再翻 翻仿真教程先？ 各种仿真延迟参数 也跟你选的条子有 关 你也别管了 我都不管这些 和DDR条子的各种接口 你要知道，用户接口是个内 部接口，你这里当然看不到 了。 如果之前选了 “use system clock”的话 这里就看不到 clk_ref相关的参考时钟管脚 了。 这里顺便提一下 column和row地址是在 ddr3_addr里面复用的。 column一般是10bit宽度。 row一般14-16bit宽度。 ddr3_ba是选bank的， 一般是3bit宽度，对应8个 bank。 ddr3_cs_n是选rank的， 有几个rank就有几个bit 宽度，因为要考虑啥都不选 的情况，和之前几个参数不 一样的。 各种参数配置 相互之间的关系换算， 选择 继续和你没有关系 作为设计者的你， 可以继续无视这些部分 各种wire定义 你有兴趣研究不？ 我是没兴趣 终于开始实例化DDR3了 看见DDR3 右边 #号了没？ 这说明下面这些都不是管脚， 而是配置用的参数。 你继续不用改 这都六百多行了， 你还是啥也不用改。 唉呀妈呀，DDR3实例化的实体 总算找到了，就叫做 u_DDR3 找到没，我这里是747行 接下来你要改动的，其实只有区 区几行 那就是 769行Application interface开始 的几个ports 从77 行 app_addr开始 到775行 app_wdf_wren结束 一共六行 此外，因为你之前选了data mask， 所以79 行有个app_wdf_mask 这一行的赋值你可以直接改成零。 这个值来自traffic gen traffic gen你是要删掉的，删掉之 后没赋值 app_wdf_mask 自然 被默认成零。 DDR实例化完了之 后就是traffic gen 实例化 这个traffic gen对设 计来讲完全没用， 连参考价值都没有 删了删了都删了 891行这一对都是 traffic gen相关参数 没用的，都删了 记得别把903行 endmodule一起删 了啊，嘿嘿 关于example_top.v 这是综合工程的顶层 但在testbench里面它不是顶层 因为testbench里面和它同级的还有DDR的仿真模型 testbench 的顶层是 E:\DDR3\DDR3\ipcore_dir\DDR3\example_design\sim\sim_tb_top.v 这个sim_tb_top.v呢，你打开研究一下就知道怎么回事儿 结论就是，你不需要去改动他 整个设计过程里要你改动的，就只有example_top.v，而且其实只有 example_top.v Application interface 的几个ports 从77 行 app_addr开始 到775行 app_wdf_wren结束 如果你删了traffic gen，那么app_wdf_mask都可以不改，因为默认反正是零么。 example_top.v Application interface 的几个ports 从77 行 app_addr开始，到775行 app_wdf_wren结束 这都是些什么呢 我们来研究一下 app_addr 操作地址，按照结构从高位到低位是 rank + bank + row + column app_cmd 操作命令，其实你只需要用到3b （写入）和3b 1 （读出） 注意，要和操作地址同时出现才有效。 app_en 操作地址app_addr的使能，只有它拉高的时候，对应 app_addr才是有效 app_wdf_