应用于锁相环的脉宽调整电路的设计..docxVIP

应用于锁相环的脉宽调整电路的设计 前言 在锁相环 PLL、DLL和时钟数据恢复电路 CDR等电路的应用中，人们普遍要求输出时钟信号有 50%的占空比，以便在时钟上升及下降沿都能够采样数据，最大限度地提高数据传输的速度。为了达到这一需求，我们经常需要在时钟的输出 加入脉宽调整电路来得到一个占空比尽可能达到 50%的时钟信号。 近年来诞生了许多种类的脉宽调整电路。这些电路大致可以分为以下三类：第 一类最为简单，即采用 2 分频器产生占空比为 50％的时钟， 2 分频器并不是专为调整占空比而采用的，但的确达到了这一需求；第二类通过负反馈机制，采 用数字或模拟控制，调整信号占空比，这类电路最主要考虑的是系统稳定性；最后一种是采用复杂数字算法的占空比调整电路，其实现相对比较复杂。因此本文主要分析设计前两种类型的脉宽调整电路。 分频器作为脉宽调整电路 绝大多数 PLL 中使用 2 分频 prescaler 电路处理 VCO输出的高频信号，既实现 了反馈路径上的预分频要求，降低了后续反馈分频电路的工作频率和功耗；又 实现了对输出信号脉宽的调整，基本满足了 50％占空比的要求。但其最大的缺 点在于减少了压控振荡器 VCO一半的输出信号范围，对于高频信号的 50%占空 比需求，这一缺点体现得比较明显。 通常我们采用静态 D 触发器实现 2 分频，为了实现在高频工作时降低功耗，现在越来越多采用动态逻