quartusii常见的19个错误、28个警告.pdfVIP

(一 )Q uartus 警告解析 1.Found clock-sensitive change during active clock edge at timetime on register name 原因： vector source file 中时钟敏感信号（如：数据，允许端，清零，同步加载等）在 时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不 正确。 措施：编辑 vector source file 2.Verilog HDL assignment warning at location: truncated with size number to match size of target (number 原因 :在 HDL 设计中对目标的位数进行了设定 ,如:reg[4:0] a; 而默认为 32 位 ,将位数裁定 到合适的大小 措施 :如果结果正确 ,无须加以修正 ,如果不想看到这个警告 ,可以改变设定的位数 3.All reachable assignments to data_out(10) assign 0, register removed by optimization 原因 :经过综合器优化后，输出端口已经不起作用了 4.Following 9 pins have nothing, GND, or VCC driving datain port -changes to this connectivity may change fitting results 原因 :第 9 脚，空或接地或接上了电源 措施 :有时候定义了输出端口，但输出端直接赋 ‘0，’便会被接地，赋 ‘接电源。如果你的1’ 设计中这些端口就是这样用的，那便可以不理会这些 warning 5.Found pins functioning as undefined clocks and/or memory enables 原因 :是你作为时钟的 PIN 没有约束信息。可以对相应的 PIN 做一下设定就行了。主要 是指你的某些管脚在电路当中起到了时钟管脚的作用，比如 flip-flop 的 clk 管脚，而此 管脚没有时钟约束，因此 QuartusII 把 “clk作为未定义的时钟。” 措施 :如果 clk 不是时钟，可以加 “not clock 的约束；如果是，可以在” clock setting 当中 加 入 ； 在 某 些 对 时 钟 要 求 不 很 高 的 情 况 下 ， 可 以 忽 略 此 警 告 或 在 这 里 修 改:AssignmentsTiming analysis settings...Individual clocks...... 6.Timing characteristics of device EPM570T144C5 are preliminary 原因 :因为 MAXII 是比較新的元件在 QuartusII 中的時序并不是正式版的 ,要等 Service Pack 措施 :只影响 Quartus 的 Waveform 7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled 措施 :将 setting 中的 timing RequirementsOption--More Timing setting--setting--Enable Clock Latency 中的 on 改成 OF