fpga设计高级篇--时序分析技巧v1 0.pdf

大西瓜logic^3 FPGA—FPGA 设计高级篇-- 时序 技巧 淘宝链接： 目录 目录 2 前言 4 版本 5 1. 时序概念 6 1.1. 静态时序 与动态时序 6 1.2. 时钟 6 1.3. 时钟抖动 （clock jitter ） 6 1.3.1. 周期抖动（Period Jitter） 7 1.3.2. 周期差抖动（cycle-to-cycle Jitter ） 7 1.3.3. 长期抖动（Long-term Jitter ） 7 1.4. 信号偏斜skew 8 1.4.1. 缓冲器插入降低时延 8 1.5. 占空比失真DCD (Duty Cycle Distortion) 8 1.6. 时钟偏差 8 2. 时序 概念 9 2.1. 建立时间与保持时间 9 2.2. 时钟到输出时间 10 2.3. 启动沿与锁存沿 10 2.4. 时序路径 11 2.4.1. 数据实际到达时间 11 2.4.2. 数据要求到达时间 12 2.5. 建立时间裕量与保持时间裕量 13 2.6. 关键路径 14 2.7. 最大时钟频率 14 3. 时序 与优化实验 15 3.1. 时序 流程 15 3.2. Lab1—时序 15 3.2.1. 时序 流程 16 2 大西瓜logic^3 FPGA—FPGA 设计高级篇-- 时序 技巧 淘宝链接： 3.2.2. 时序 结果 21 3.2.3. 建立时间裕量 23 3.2.4. 保持时间裕量 26 3.3. Lab2— 处理 28 3.3.1. 时序 处理 29 3.4. Lab3—优化设计 30 3.4.1. 最高频率 32 3.5. 总结 32 4. 时序约束操作脚本 33 3 大西瓜logic^3 FPGA—FPGA 设计高级篇-- 时序 技巧 淘宝链接： 前言 时序 是 FPGA 设计的必备技能之一，特别是对于高速逻辑设 计更需要时序 ，经过基础的FPGA 是基于时序的逻辑器件，每一 个时钟周期对于FPGA 内部的寄存器都有特殊的意义，不同的时钟周 期执行不同的操作，不同的寄存器在时钟脉冲的激励下相互配合完成 特定的功能，所以要保证不同的寄存器在同一时刻的时钟脉冲激励下 协同工作，就需要进行时序 ，通过 得结果对FPGA 进行约束， 以保证不同寄存器间的时序要求。 掌握 和确定关键路径时序的方法，并通过 找出关键路