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/zhangzhi/tag/verilog%20HDL/
S2/U10/Y (BUFX20) 0.23 0.21 2.51 r
这一行是描述 Buffer 从输入端到输出端的时间延迟，其值為 0.21 ，所以信号到达 Buffer 输
出端的时间為 2.3+0.21=2.51ns （图五）。
接下来是一堆类似的元件时序资讯，我们略过它们不讨论，直接跳到最后面几个元件。
S3/add_106/U0_5_47/A (XNOR2X2) 0.18 0.00 7.74 f
S3/add_106/U0_5_47/Y (XNOR2X2) 0.12 0.22 7.96 f
这是到 Critical Path 终点前的最后一个元件，信号到达的时间是 7.96ns 。各位可以看到最
右边的标示已经变成 f 了，这表示信号由 1 变 0 的状况元件延迟时间较长。
S3/add_106/SUM[47] (net) 1 0.01 0.00 7.96 f
S3/add_106/SUM[47] (stage3_DW01_add_54_0) 0.00 7.96 f
S3/N94 (net) 0.01 0.00 7.96 f
S3/P3_reg_47_/D (DFFTRXL) 0.12 0.00 7.96 f
data arrival time 7.96
这几行都是同一个节点的时序资讯，只是逻辑阶层（ Logic Hierarchy ）不同。信号最后到达
Critical Path 终点的时间為 7.96ns （图六）。以上是 Arrival Time （AT ）的计算，接下来我
们看 Required Time （RT ）的计算。
图五
图六
clock MY_CLOCK (rise edge) 6.00 6.00
clock network delay (ideal) 2.00 8.00
clock uncertainty -0.50 7.50
S3/P3_reg_47_/CK (DFFTRXL) 0.00 7.50 r
library setup time -0.28 7.22
data required time 7.22
Critical Path 终点的 Flip-Flop 的时脉输入一样有 2ns 的 network delay ，所以本来 1 个时脉
週期后（ 6ns ）要抓取资料就变成了 6+2=8ns 后抓取资料，也就是 Required Time （RT ）
变成 8ns 。但因為我们的时脉规格有 0.5ns 的不确定性（ clock uncertainty ），以最坏状况
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