电子设计自动化7段LED译码器的VHDL设计7段数码管的VHDL设计.pptVIP

电子钟的时、分、秒计数器的输出均是十位和个位分开的8421BCD码，将这6组BCD码通过一个24选4数据选择器的MUX24_4选出一组BCD码，由六进制计数器SEL的输出作为MUX24_4的选择控制信号。然后再将选出的一组BCD码送至BCD/7段LED译码器进行译码，译码输出结果同时送至6个LED数码管的a、b、c、d、e、f、g 7个段。 故本任务主要学习二十四进制计数器的VHDL描述方法。 任务五 7段LED译码器的VHDL设计 5.1 基本组合逻辑电路的设计示例 1.二输入异或门的设计。 2.编码器的设计。 7段译码器是一种组合逻辑电路，本节学习两种基本的组合逻辑电路的设计： 5.1 基本组合逻辑电路的设计示例 1.二输入异或门的设计。 2.编码器的设计。 7段译码器是一种组合逻辑电路，本节学习两种基本的组合逻辑电路的设计： 5.1.1 异或门的VHDL设计 a b y 0 0 0 0 1 1 1 0 1 1 1 0 图4-1 二输入异或门 图4-2 二输入异或门的真值表 5.1.1 异或门的VHDL设计 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY xor2 IS PORT (a,b : IN STD_LOGIC ; y: OUT STD_LOGIC ); END xor2; 标准逻辑位 库与程序包声明 库 程序包 实体 ARCHITECTURE bhv OF xor2 IS BEGIN y = a XOR b; END bhv; 结 构 体 行为描述方式： 5.1.1 异或门的VHDL设计 5.1.2 编码器的VHDL设计 图4-3 8-3线编码器 8线—3线编码器逻辑表达式： A2=I4+I5+I6+I7 A1=I2+I3+I6+I7 A0=I1+I3+I5+I7 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY coder83 IS PORT (I0,I1,I2,I3,I4,I5,I6,I7: IN STD_LOGIC; A0,A1,A2: OUT STD_LOGIC); END coder83; 标准逻辑位 库与程序包声明 库 程序包 实体 5.1.2 编码器的VHDL设计 ARCHITECTURE bhv OF coder83 IS BEGIN A2 = I4 OR I5 OR I6 OR I7; A1 = I2 OR I3 OR I6 OR I7; A0 = I1 OR I3 OR I5 OR I7; END bhv; 结 构 体 行为描述方式： 5.1.2 编码器的VHDL设计 5.2 7段LED译码管的VHDL设计 BCD/7段LED译码器的VHDL源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY disp IS PORT (d: IN STD_LOGIC_VECTOR(3 DOWNTO 0 ); q: OUT STD_LOGIC_VECTOR(6 DOWNTO 0 ); END disp; 实体名 端口类型 数据类型 库 程序包 实体 ARCHITECTURE behav OF disp IS BEGIN PROCESS(d) BEGIN CASE d IS WHEN 0000=q=0111111; WHEN 0001=q=0000110; WHEN 0010=q=1011011; WHEN 0011=q=1001111; WHEN 0100=q=1100110; WHEN 0101=q=1101101; WHEN 0110=q=1111101; 结 构 体 5.2 7段LED译码管的VHDL设计 WHEN 0111=q=0100111; WHEN 1000=q=1111111; WHEN 1001=q=1101111; WHEN OTHERS =q=0000000; END CASE; END PROCESS; END behav; 5.2 7段LED译码管的VHDL设计 结 构 体