Verilog教程(第三版)夏闻宇第三部分练习题答案.docx

'timescale 1ns 'timescale 1ns / 1ps module t; reg [7:0] a; reg [7:0] b; reg clock; wire out; in itial begi n a = 0; b = 0; clock=0; end always #50 clock=~clock; always @(posedge clock) begin a={$ra ndom}%256; b={$ra ndom}%256; end in itial begi n #1000 $stop;e nd compare uut (.out(out), .a(a), .b(b)); en dmodule 1.设计一个字节(8位)的比较器，要求：比较两个字节的大小，女口 a : 7： 0]大于b : 7: 0],则输出高电平，否则输出低电平；并改写测试模型，使其能进行比较全面的测试。 模块源代码： 测试模块的源代码： module compare(out,a,b); in put [7:0] a,b; output out; reg out; always @(a or b) begin if(a>b) out=1; else out=0; end en dmodule 仿真结果: 由图有：当 a=8z b=8z(即 a>b 时)，输出 out 为高电平；当 a=8zb=8 /即a<b时)，输出out为低电平，故满足要求。 2.依然作clk_in的2分频clk_out，要求输出时钟的相位与上面的 1/2分频器的输出正好 相反。编写测试模块，给出仿真波形。 书上1/2分频器时序波形 模块源代码: 测试模块源代码: 模块源代码: 测试模块源代码: module module half_clk(clk_ in, reset,clk_o ut); in put clk_in, reset; output clk_out; reg clk_out; always @(posedge clk_in) begin if(!reset) clk_out=1; else clk_out=~clk_out; end en dmodule 'timescale 1ns / 100ps module top; reg clk; reg reset; wire clk_out; always #50 clk=~clk; in itial begi n clk = 0; reset = 1; #10 reset=0; #110 reset=1; #100000 $stop; end half_clk uut (.clk_i n(clk), .reset(reset), .clk_out(clk_out)); en dmodule 仿真波形: 3.利用10 MHZ的时钟，设计一个单周期形状的周期波形。 分析：时钟信号f=10MHZ分频1/20，f1=500KHZ时，j从0计到9（ 10个数）跳转完 成半个周期，T0/2 =0.1us ;图中可把T分为三段即T仁T3=20us=200*0.1us（所以在T1阶段 j要计200个数），而T2=10us可用延迟10000ns翻转达到。图中 T=50us之后不显示，所以 测试时到达50000ns时停止。故其模块源代码和测试模块源代码如下： module module fdivisio n(reset,F10M,F500K); in put reset,F10M; output F500K; reg F500K; reg [7:0] j; always @(posedge F10M) begin if(!reset) begin F500K=0; j=0; end else if(j==199) begin j=0;F500K=~F500K; #10000 F500K=~F500K;end else j=j+1; end en dmodule 'timescale 1ns / 100ps 'defi ne clk_cycle 50 module fdivisi on _Top; reg reset; reg F10M_clk; wire F500K_clk; always #'clk_cycle F10M_clk=~F10M_clk; in itial begi n reset = 1; F10M_clk = 0; #100 reset=0; #100 reset=1; #49800 $stop; //因为前面已经延迟了 200个单位时间，再延迟49800个单位 时间到达50000ns。 end fdivision uu