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实验三8线3线优先编码器.docVIP

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  • 2021-05-27 发布于未知
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实验三8线3线优先编码器.doc

    物电学院 《可编程逻辑设计》实验报告单 PAGE PAGE 2 姓名 学号 实验日期 成绩 XXX XXXXXXX 年 月 日 实验三 基本组合逻辑电路的PLD实现（2） 实验名称：利用原理图输入法与VerilogHDL输入法设计一个8线-3线优先编码器 实验目的: 熟悉用可编程器件实现基本组合逻辑电路的方法。 进一步熟悉MAX+plus II软件的使用方法，熟悉原理图输入法和VerilogHDL输入法，进一步熟悉如何编译，器件选择，管脚分配和仿真。 预习要求： 回顾数字电路中关于优先编码器的相关知识。 实验说明： 用MAX+plus II软件开

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