电路版图设计与规则.docVIP

- - - -可修编- 第三章 集成电路幅员设计 每一个电路都可以做的很完美,对应的幅员也可以画的很艺术，需要的是耐心和细心，当然这需要知识，至少我这么认为。 3.1认识设计规那么〔design rule〕 什么是设计规那么？根据实际工艺水平(包括光刻精度、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规那么，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。芯片上每个器件以及互连线都占有有限的面积。它们的几何图形形状由电路设计者来确定。〔从图形如何准确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规那么，这些规那么被称为设计规那么〕 制定设计规那么的目的：使芯片尺寸在尽可能小的前提下，防止线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。 设计规那么中的主要内容：Design Rule通常包括一样层和不同层之间的以下规定：最小线宽 Minimum Width最小间距 Minimum Spacing最小延伸 Minimum Extension最小包围 Minimum Enclosure最小覆盖 Minimum Overlay 集成电路幅员设计规那么通常由集成电路生产线给出，幅员设计者必须严格遵守！！！ 3.2模拟集成电路幅员设计中遵从的法那么 3.2.1电容的匹配 对于IC layout工程师来说正确地构造电容能够到达其它任何集成元件所不能到达的匹配程度。下面是一些IC幅员设计中电容匹配的重要规那么。 1〕遵循三个匹配原那么：它们应该具有一样方向、一样的电容类型以及尽可能的靠近。这些规那么能够有效的减少工艺误差以确保模拟器件的功能。 2〕使用单位电容来构造需要匹配的电容，所有需要匹配的电容都应该使用这些单位电容来组成，并且这些电容应该被并联，而不是串联。 3〕使用正方块电容，并且四个角最好能够切成45度角。周长变化是导致不匹配的最主要的随机因素，周长和面积的比值越小，就越容易到达高精度的匹配。在需要匹配的电容之问使用一样的单位电容就能够最大可能的实现匹配。 4〕在匹配的电容四周摆放一些虚构的电容，能够有效减少工艺误差，这些虚构的电容也要和匹配的单位电容有一样的形状和大小，并有一样间距。 5〕尽可能是需要匹配的电容大些。增加电容的面积能有效减少随机的不匹配。一般在CMOS工艺中比拟适当的大小是20um×20um到50um×50um。如果电容的面积大于1000um2 ，建议把它分成一些单位电容，做穿插耦合处理能够减少梯度影响以及提高全面匹配。 6〕对于矩形阵列，尽可能减小纵横比，1：l是最正确的。 7〕连接匹配电容的上极板到高阻抗信号上，这样比接下极板能够减少寄生电容。如果衬底的噪音耦合也是非常关心，建议在整个电容建一个N阱，这个阱最好连接到一个干净的模拟参考电压，比方地线。 8〕需要匹配的电容要远离大功耗的器件、开关晶体管以及数字晶体管，以减少耦合的影响。 9〕不要在匹配电容上走金属线，减少噪音和耦合的影响。 3.2.2电阻的匹配 在IC幅员〔layout〕的设计中，作为无源器件的电阻，其匹配也是很重要的，一个优秀的IC幅员工程师将会遵守更多的匹配规那么，使其因工艺产生的误差减小到最少。 1〕遵循三个匹配的原那么：电阻应该被放置一样的方向、一样的器件类型以及相互靠近。这些原那么对于减少工艺误差对模拟器件的功能的影响是非常有效的。 2〕使用一样的类型、一样宽度、长度电阻以及一样的间距，幅员如以下图所示。 3〕对于高准确的电阻，建议电阻的宽度为工艺最小宽度的5倍，这样能够有效降低工艺误差。幅员如以下图所示。 4〕对于高准确的电阻，建议电阻的宽度为工艺最小宽度的5倍，这样能够有效降低工艺误差。幅员如以下图所示。 5〕防止使用短的电阻，因为短的电阻更容易受工艺误差的影响，中度匹配的电阻一般应该大于5方块电阻，准确匹配的电阻一般至少不小于50um。 6〕使用穿插阵列电阻。如果阵列中有大量的电阻时，建议把电阻放置成多层的构造，形成二维阵列。幅员如以下图所示。 7〕匹配的电阻要远离大功率器件、开关晶体管以及数字晶体管，减少耦合的影响。 8〕不要在匹配的电阻上使用金属连线，尽可能防止耦合和噪音的影响。幅员如以下图所示。 9〕对于一些阻值小于20欧姆的电阻，使用金属层(metal layer)来做电阻，会得到准确的阻值。 3.2.3 IC幅员中的Metal slot和Metal density 在I