集成芯片设计.pptxVIP

智能仪器之——;;1、智能仪器发展趋势;;;;2、高集成度数字器件及设计方法概述;;2.1可编程逻辑器件简介;CPLD及FPGA的区别及选用原则 ;;2.2可编程逻辑器件设计方法概述;2.2.2 图形输入设计方法;;;2.2.2.2 图形输入的元件;;;; 2.2.2.3 元件特点 ;;;以计数器的设计为例介绍LPM库元件的使用方法。;;;;;;;在原理图输入方式下直接调用LPM库元件 ;;;;;;2.2.3 文本输入设计方法;基于AHDL描述语言的文本输入设计简介;基于VHDL描述语言的文本输入设计简介 ;ALTERA设计流程（以图形输入为例）;（1）设计输入;①指定设计项目名称;②创建新的设计文件;;;;;;;输入符号;保存文件;;;频率选择模块的设计 ;;;;;时钟分频模块的设计 ;;;;控制模块设计;;;（2）项目编译;;;;（3）设计校验;;;;例1的仿真;频率选择模块的设计 ;;;;;;（4）编程与配置 ;;2.3 VHDL设计概述;（1）文件结构;;;;;;;;;;;;;;;（2）数据对象;（3）标准的数据类型;（4）顺序语句;;;;;;;;;;;;;（5）并行语句;;;;;;;;;;;;;;;;;;算术运算符 ;关系运算符 ;;;VHDL操作符优先级 ;程序框架;①预置数的选择;;;;;分频实现方法2;2分频模块;;;;5分频模块;architecture zhk1_4 of FENPIN_5 is SIGNAL CLKOUT1:STD_LOGIC; constant n:integer:=4; signal count:integer range 0 to n; begin process(clkin,rst) begin if rst=1 then clkout1=0; count=0; elsif clkinEVENT and clkin=1 then if count=n then clkout1=1; count=0; else clkout1=0; count=count+1; end if; end if; CLKOUT=(NOT CLKOUT1) OR CLKIN; end process; end zhk1_4;;;变采样例;;architecture be of mcai is signal laodq : std_logic_vector(2 downto 0); begin process(trig) begin case trig is when001= laodq=cai1; when011= laodq=cai2; when111= laodq=cai3; when others= laodq=cai1; end case; bcpl=laodq; end process; end be;;分频设计;architecture jshu of fenpinjshu is signal q : std_logic_vector(11 downto 0); signal r : std_logic_vector(11 downto 0); begin process(laod) begin if laodevent and laod=1 then r=datain; end if; end process; process(clk) begin if clkevent and clk=1 then if rq then q=q+1; dataout=q; count=0; else count=1; q=000000000000;