数字集成电路设计入门知识从HDL到版图.pptxVIP

数字集成电路设计入门--从HDL到版图 北大微电子学系课程内容(一)介绍Verilog HDL, 内容包括：Verilog应用Verilog语言的构成元素结构级描述及仿真行为级描述及仿真延时的特点及说明介绍Verilog testbench激励和控制和描述结果的产生及验证任务task及函数function用户定义的基本单元(primitive)可综合的Verilog描述风格课程内容(二)介绍Cadence Verilog仿真器, 内容包括：设计的编译及仿真源库(source libraries)的使用用Verilog-XL命令行界面进行调试用NC Verilog Tcl界面进行调试图形用户界面(GUI)调试延时的计算及反标注(annotation)性能仿真描述如何使用NC Verilog仿真器进行编译及仿真如何将设计环境传送给NC Verilog周期(cycle)仿真课程内容(三)逻辑综合的介绍 简介 设计对象 静态时序分析 (STA) design analyzer环境 可综合的HDL编码风格可综合的Verilog HDLVerilog HDL中的一些窍门 Designware库 综合划分 实验 (1)课程内容(四)设计约束（ Constraint） 设置设计环境 设置设计约束 设计优化 设计编译 FSM的优化 产生并分析报告 实验 (2)课程内容(五)自动布局布线工具(Sil