《数字电子技术基础》（第二版） 侯建军 习题课1.pptVIP

* 输入： a0 ~ a3 4-16译码器 当G有效时 例：试用若干个双2-4译码器74139组成4-16译码器（该译码器的a0、a1为地址输入端，G为使能输入端，y0~y3为输出端。后两者均为低电平有效)。 输出: y0 ~ y15 译码输入 译码输出 a1 a0 y0 y1 y2 y3 0 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 2-4译码器译码表 习 题 课 a3 a2 a1 a0 y0 y1 y2 y3 y4 y5 y6 y7 y8 y9 y10 y11 y12 y13 y14y15 0 0 0 0 0 1 1 1 0 0 0 1 1 0 1 1 0 0 1 0 1 1 0 1 0 0 1 1 1 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 4-16译码器译码表 1 1 F0 F1 F2 F3 A0 A1 S F0 F1 F2 F3 A0 A1 S a0 a1 Y0 Y1 Y2 Y3 A0 A1 C1 F0 F1 F2 F3 A0 A1 S C2 y0 y1 y2 y3 a2 a3 Y00 Y11 Y22 Y33 C 0 0 0 0 0 1 1 1 0 y4 y5 y6 y7 F0 F1 F2 F3 A0 A1 S F0 F1 F2 F3 A0 A1 S C3 C4 y8 y9 y10 y11 y12 y13 y14 y15 1 1 1 1 1 0 0 例：图(a)中是由一个维持-阻塞D触发器及一个边沿JK触发器构成的电路，图(b)是输入信号，试绘出Q1及Q2的波形。 R 1K 1J C1 C1 1D R RD Q1 Q2 Q1 Q2 RD CP CP D 1 1 0 1 1 1 1 0 1 Q2 Q1(J) D RD CP 例：试用4选1数据选择器实现1位全加器。 解：用代数法求余函数。 四选一数据选择器只需两位地址代码 作为选择器的地址输入 作数据输入用 关键： 根据不同的地址输入 确定相应的数据输入 根据全加器，其有三个输入变量： Ai、Bi、Ci 选： Ai Bi Ai=A1 Bi=A0 ST 0 1 D0 D1 D2 D3 Y