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实验三8线3线优先编码器 实验三8线3线优先编码器 PAGE PAGE / NUMPAGESPAGE3 实验三8线3线优先编码器 PAGE . 姓名 学号 实验日期 成绩 XXX XXXXXXX 年 月 日 实验三 基本组合逻辑电路的 PLD实现（2） 实验名称：利用原理图输入法与VerilogHDL输入法设计一个8线-3线优先编码器实验目的: 熟悉用可编程器件实现基本组合逻辑电路的方法。 2. 进一步熟悉 MAX+plusII 软件的使用方法，熟悉原理图输入法和 VerilogHDL 输入 法，进一步熟悉如何编译，器件选择，管脚分配和仿真。 预习要求： 回顾数字电路中关于优先编码器的相关知识。实验说明： 1. 用MAX+plusII 软件开发 PLD器件有两种设计输入方式： 原理图输入和 HDL语言 输入方式，也许将两者结合起来，一部分电路采用原理图，另一部分采用 HDL语 言。 2. 优先编码器的功能是赞同同时在几个输入端有输入信号，编码器依照输入信号的优先等级对同时输入的多路信号中优先级最高的一路进行编码。 8线-3线优先编码器的真值表以以下图所示： 实验内容与步骤： 新建一个属于自己的工程目录。 新建一张电路图文档，调用8线-3线优先编码器芯片74148（注意其均是低电平有效），完成设计。 对电路图进行编译，仿真。 4. 用VerilogHDL 语言方式编写一个 8线-3线