实验七4选1多路选择器设计实验知识讲解.pdfVIP

精品文档 实验七 4 选 1 多路选择器设计实验 一、实验目的 进一步熟悉 QuartusII 的 VHDL 文本设计流程、组合电路的设计仿真和测试。 二、实验原理 四选一多路选择器设计时， 试分别用 IF_THEN 语句、WHEN_ELSE 和 CASE 语句的表达方式写出此电路的 VHDL 程序，要求选择控制信号 s1 和 s2 的数据类 型为 STD_LOGIC; 当 s1= ‘0’，s0= ‘0 ’；s1= ‘0 ’，s0= ‘1’；s1= ‘1’，s0= ‘0 ’ 和 s1= ‘1’，s0= ‘1’时，分别执行 y=a、y=b 、y=c 、y=d 。 三、程序设计 其示意框图如下： 其中输入数据端口为 a、b、c、d，s1、s2 为控制信号， Y 为输出。 令 s0s1= “00”时，输出 y=a； 令 s0s1= “01”时，输出 y=b ； 令 s0s1= “10”时，输出 y=c ； 令 s0s1= “11’时，输出 y=d ； a