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对Verilog 初学者比较有用的整理（转自它处） ********************************************************** ********************************************************** * 作者:Ia时间：2010-9-27 09:04 * *标题：菜鸟做设计必看！有关如何做设计的整体思路，以及能否综合的笔 记 * *所谓综合，就是把描述语言转化成能硬件实现的电路，学 verilog 的时候，没有人给我说要 不要考虑能否综合的问题 ??? * *看了 5本书，居然没有一本书讲到能否综合，所以设计岀来的程序完全不能用 * *而且，书中都是讲语句的具体使用办法，例如 always @（） ，但是什么时候用 always ，几 TOC \o 1-5 \h \z 个always 之间、时序电路、逻辑电路、任务与函数什么时候用，却没有一本书能讲清楚。 * *这个笔记详细写了这些思路的问题，分享给新手看看，学习一种思路 ?? *点击此处下载 ourdev_585849OJ54KV.doc（ 文件大小:720K） （原文件名：verilog_ 经验（适合初学 者）.doc） * ************************************************