设计分频器实现:输入时钟频率为50MHZ,输出400HZ、100HZ、25HZ、1HZ时钟.pdfVIP

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  • 2021-10-27 发布于天津
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设计分频器实现:输入时钟频率为50MHZ,输出400HZ、100HZ、25HZ、1HZ时钟.pdf

设计分频器实现输入时钟频率为输出时钟

设计分频器实现:输入时钟频率为 50MHZ ,输出 400HZ 、 100HZ 、25HZ 、 1HZ 时钟 module div(clk_50MHz,clk_400Hz,clk_100Hz,clk_25Hz,clk_1Hz); input clk_50MHz; output clk_400Hz,clk_100Hz,clk_25Hz,clk_1Hz; reg clk_400Hz,clk_100Hz,clk_25Hz,clk_1Hz; reg [15:0] cnt1

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