数字IC设计流程.ppt

模拟? 数字IC设计流程 数字IC设计流程 具体指标 前端设计与后端设计 数字IC设计流程 前端设计(RTL to Netlist) RTL（Register Transfer Level）设计 利用硬件描述语言，如verilog，对电路以寄存器之间的传输为基础进行描述 综合： 将RTL级设计中所得的程序代码翻译成实际电路的各种元器件以及他们之间的连接关系，可以用一张表来表示，称为门级网表（Netlist）。 STA（Static Timing Analysis，静态时序分析）：套用特定的时序模型（Timing Model），针对特定电路分析其是否违反设计者给定的时序限制（Timing Constraint） 前端工具 仿真和验证 QUATURS II Cadence的Incisive：就是大家最常用的nc_verilog, nc_sim, nc_lauch,verilog-xl的集合 。 综合 Synopsys的DC Cadence的RTL Compliler号称时序，面积和功耗都优于DC，但是仍然无法取代人们耳熟能详的DC. BuildGates ：与DC同期推出的综合工具，但是在国内基本上没有什么市场，偶尔有几家公司用。 启动命令：bg_shell –gui 后端设计（Netlist to Layout） APR:Auto Place and Route,自动布局布线 Extract RC:提取延时信息 DRC：Design Rule Check，设计规则检查。 LVS：Layout Versus Schematic，版图电路图一致性检查。 APR(Auto Place And Route,自动布局布线) 芯片布图（RAM,ROM等的摆放、芯片供电网络配置、 I/O PAD摆放） 标准单元的布局 时钟树综合 布线 DFM（Design For Manufacturing) APR工具 布局布线流程 IO，电源和地的布置 指定平面布置图 电源的规划 电源布线 布线 ENCOUTER布局布线设计流程 2、调入门级网表和库 网表文件：bin/accu_synth.v 约束文件：bin/accu.sdc 时序库： hjtc18_ff.lib hjtc18_ss.lib hjtc18_tt.lib IO约束文件：bin/accu.io Import design 3、在advanced的power里添加 VDD GND 4、布图规划floorplan 一开始有默认值，但我们需要对自动布局的结果进来手工调整。 Floorplan→specify Floorplan 我们需要芯片具体的尺寸要求改变里面的数值。 将Ratio(H/W) 改为1 将core utilization改为0.5 将core to left /right/top/bottom 改为10 5、creat power ring 在power里选择power planing→add rings会弹出add ring对话框 6、placement place→standard cells 然后place→place Flip I/O 7、Route route→nanoroute 得到最后的布线图 时钟树综合 DFM (Design For Manufacturing) DFM DRC （Design Rule Check） Design Rule： 由于制造工艺与电路性能等原因，对版图设计有一定要求，比如说，线宽不能低于最低线宽，N阱间应当具有一定间距，每一层金属应当具有一定密度等。 LVS（layout versus schematic ） LVS： LVS是为了检查版图文件功能与原有电路设计功能的一致性。LVS软件根据标准单元库设计者提供的cdl网表文件从版图中提取电路网表。 后端设计的挑战 用人单位要求 高级数字前端电路工程师 工作地点：成都? ?? ? 职位描述：1.??完成公司ASIC数字前端的设计和验证；2.? ? 配合数字后端部门完成ASIC的后端设计；3.? ? 配合测试部门完成ASIC的测试；4.??完成相关文档的整理与编写。任职要求：1.? ? 相关专业本科以上学历；2.? ? 4-5年相关工作经验，具有独立设计模块、芯片能力；3.? ? 熟练掌握Verilog，熟悉芯片的仿真验证方法，熟悉 NC-Sim CS, Quartus等EDA工具；熟悉ASIC设计流程；了解系统总线架构和常用软硬件接口协议。4.