EDA电子钟课程设计说明.docxVIP

多功能数字钟 设计说明: 系统顶层框图: 各模块电路功能如下： 1.秒计数器、分计数器、时计数器组成最基本的数字钟，其计数输出送 7段 译码电路由数码管显示。 基准频率分频器可分频出标准的1HZ频率信号，用于秒计数的时钟信号； 分频出4HZ频率信号，用于校时、校分的快速递增信号；分频出 64HZ频率信 号，用于对按动“校时”，“校分”按键的消除抖动。 2.多功能数字钟结构框图： fi分 淸上 闹L甘设胃 、系统功能概述 已完成功能 完成时/分/秒的依次显示并正确计数，利用六位数码管显示； 时/分/秒各段个位满10正确进位，秒/分能做到满60向前进位，有系 统时间清零功能； 定时器：实现整点报时，通过扬声器发出高低报时声音； 时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分/ 时钟进行调整； 5?闹钟：实现分/时闹钟设置，在时钟到达设定时间时通过扬声器响铃。 有静 音模式。 待改进功能： 系统没有万年历功能，正在思考设计方法。 应添加秒表功能。 、系统组成以及系统各部分的设计 时计数模块 时计数模块就是一个 2 位 10 进制计数器，记数到 23 清零 VHDL 的 RTL 描述如下： cnt_h.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity