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SerDes 芯片在 A TE 上的测试 作者：刘旸，爱德万测试（苏州有限公司）上海分公司 随着 SerDes 芯片的广泛应用，以及对芯片最终品质要求越来越严格，数 Gbps 传输速率的 SerDes 芯片对 ATE 级别的全速功能测试（ Full Speed Test) 提出了很大的挑战。本文介绍的是针对此类高速芯片测试中的 3 大难点， 即高速信号完整性、时钟复原、时序不一致提出了有针对性解决方法。 SerDes 及其应用 SerDes 即 Serializer 和 Deserializer ，它是目前以及未来比较主流的串行数据传输方式。 图 1 是 SerDes 系统的信号传输示意图。由于在高速总线上数据传输率往往都达到了数百 MHz 甚至上 G，大量的数据往往无法采用并行方式安全准确的传送到接收端。图 1 中， Serializer 将并行的数据转换成串行数据（即 PISO ）在高速 总线上以单线差分对的形式进行数据传输。到了接收端后， Deserializer 把串行数据恢复成并行数据（即 SIPO ）。这种 PISO 和 SIPO 大大降低了对外接口的数量，使 layout 、互连等 PCB 及 IC 制造等方面的难度和成本大大降低。在一些 高速数据传输的应用上，由于采用了差分信号的传输方式，大大提高了抗噪声的能力，因此 SerDes 与并行传输相比可以传送更高速率的数据。 目前， SerDes 技术在 65nm 工艺下已经可以实现 12Gbps 的应用。表 1 列举了主流的高速接口芯片以及主要技术参数。其中著名的 PCI Express 和 SATA 都是 SerDes 的典型应用。以新一代的 PCI Express 为例，数据传输率到达 10Gb ps ，并且可实现 I/O 分离及总线上差分对，数据发送端 (Tx) 和接收端 (Rx) 使用不同的两组时钟（ Rx 的时钟来自 Embedded Clock ）。一些特殊的数据编 / 解码技术（如 8b10b ）被用来确保数据的完整性。 SerDes 在 ATE 测试中面临的问题 对于 SerDes 的 Full Speed Test ，高速信号的产生对于 ATE 来说已经不再是问题。 但是由于信号在传送到 Tx 之前的线路上不可避免的存在各类噪声和干扰，加上高速信号时钟的 Jitter 问题，使 Rx 收到的信号与原始信号相比质量明显下降。由此产生的信号完整性问题将大大影响 ATE 对 Rx 芯片测试的良率，严重时甚至 根本无法实现 Full Speed Testing 。 图 3 显示的 SerDes 系统实现了和并行传输系统相同的功能。不同的是 SerDes 系统的 Rx 端的时钟需要从串行数据中恢复（ CDR ），对于 ATE 测试来说，最大的难题无疑是在超长数据包的情况下如何实现这一功能。一般来说，实现 CD R 的前提条件是 DC-balance ，即 “1和” “0的个数处于一定的” 平衡“ ”状态。一般来说， “1和” “0在任意” 20bit 内的差异不能超过 2bit ，并且连续 “1或” “0 的个数不能超过” 5bit 。 在高速信号的传输线路中，时序不一致主要来源于