16位超前进位加法器实验报告.docxVIP

实验名称：十六位超前进位加法器 一、 实验目的 设计、验证并优化16位超前进位加法器的逻辑功能。 二、 实验原理 1、1位全加器原理 全加器的求和输出信号和进位信号，定义为输入变量A、B、C的两种组合布尔函 数： 求和输出信号二A $ B $ C进位信号二AB + AC + BC 实现这两个函数的门级电路如下图。并不是单独实现这两个函数，而是用进位信号 来产生求和输岀信号。这样可以减少电路的复杂度，因此节省了芯片面积。 上述全加器电路可以用作一般的n位二进制加法器的基本组合模块，它允许两个n 位的二进制数作为输入，在输岀端产生二进制和。最简单的n位加法器可由全加器串 联构成，这里每级加法器实现两位加法运算，产生相应求和位，再将进位输岀传到下一 级。这样串联的加法器结构称为并行加法器，但其整体速度明显受限于进位链中进位信 号的延迟。因此，为了能够减少从最低有效位到最高有效位的最坏情况进位传播延时， 最终选择的电路是十六位超前加法器。 2、超前进位加法器原理 超前进位加法器的结构如下图。超前进位加法器的每一位由一个改进型全加器产 生一个进位信号gi和一个进位传播信号pi,其中全加器的输入为Ai和Bi,产生的等式 为： Pi = A + Bl 改进的全加器的进位输岀可由一个进位信号和一个进位传输信号计算得出，因此进 位信号可改写为：G+1 = / + Mi 式中可以看出，当gi=l（Ai二Bi二1）时，产生进位；当pi=l（Ai二1或Bi=l）时， 传输进位输入，这两种情况都使得进位输岀是1。近似可以得到i+2和i+3级的进位输 出如下： % = g计1 + p 汁 = 9 汁 1 + Pi+iJi + Pt+iPi^i Q+3 = 3i+2 + Pi+2 Q+2 = 9i+2 + Pj+2 + 耳+2?严1/ + 卩严2卩严1卩心 下图为一个四位超前进位加法器的结构图。信号经过pi和gi产生一级时延，经过 计算C产生一级时延，则A, B输入一旦产生，首先经过两级时延算出第丨轮进位值 C，不过这个值是不正确的。CJ再次送入加法器，进行第2轮2级时延的计算，算岀 第2轮进位值C,这一次是正确的进位值。这里的4个4位超前进位加法器仍是串行 的，所以一次计算经过4级加法器，一级加法器有2级时延，因此1次计算一共经过8 级时延，相比串行加法器里的16级时延，速度提高很多。 S3—*5 1?人 B、 A) Bo S3—* 5 1? 人 B、 A) Bo 超前进位逻辑 三、实验过程和结果 1、1位改进型全加器 （1）丨位改进型全加器电路 将原始的一位全加器进行改进，使其产生一个进位信号gi和一个进位传播信号pi, 其中全加器的输入为Ai和Bi,得到如下电路图。 (2) 1位改进型全加器逻辑验证 在cadence中将导出改进型I位全加器的cdl文件，并编写1 bit.sp文件用 Hspice进行仿真验证。仿真结果如下图所示，输入信号q、bs c都为脉冲信号，即下 图中第一条和第二条曲线，输出信号s为第三条曲线，由图像可知逻辑功能正确，说明 改进型一位全加器电路逻辑没有问题。Cca￡iruti? Xalt 典,a附l^lBBiaal嘲令|q|珍|于割弁|；??W trO ?心 Ben tiO、lbU? 改进型一位全加器电路逻辑没有问题。 Cca￡iruti? Xalt 典, a附l^lBBiaal嘲令|q|珍|于割弁| ；?? W trO ?心 Ben tiO、lb U? lvxifn 血 40? d)r. g * t; Uini -rnn： M tC 2、4位超前进位加法器 4位超前进位加法器电路 将1位改进型全加器连接成如下图的4位超前进位加法器，其中电路部每一个进位 信号不是进位传播得到，而使用进位信号和进位传播信号同时计算得到。 4位超前进位加法器逻辑验证 在cadence中将导出4位超前进位加法器的cdl文件，并编写4bit.sp文件用 Hspice进行仿真验证。仿真结果如下图。 在sp文件中对BO,B1,B2,B3都输入5V高电平，对A1,A2,A3输入0V低电平，其 中A0,C0输入脉冲信号，这样最终的结果SO,S1,S2,S3会跟随A0脉冲信号的变化而发 CT0：r(42) tr0:?(43trO：vlM trO；ri^l trOQC)trOiHsl) to CT0：r(42) tr0:?(43 trO：vlM trO；ri^l trOQC) trOiHsl) to er0:?(c2 ? trO：Tlc3) l^Qx 2?X IZO? 沁 IW g t?? Uio) (Tne) 2ZO 生变化。由下图可知输出信号S的各个位逻辑功能正确 3、16位超前进位加法器 (1) 16位超前进位加法器电路 将4位超前进位加法器连接成