EDA十进制计数器的设计.pdfVIP

物理与电气工程学院课程设计报 告 十进制计数器设计 1 一、实验任务 熟悉 Quartus Ⅱ的 Verilog HDL 文本设计流程全过程，学习计数器的设计、 仿真和硬件测试。 EDA 的设计流程为原理图 /HDL 文本编辑、逻辑综合、 FPGA/CPLD 适配、FPGA/CPLD 编程下载。 EDA 的设计所用的软件是 Quartus II 软件， Quartus II 软件可以用图形输入、 VHDL 文本输入的方法输入，之后进行 时序仿真， EDA 设计流程的最后一步是将程序下载到开发板上，进行硬件测试。 二、实验原理 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为 1 秒的对输入信号脉冲计数允许的信号； 1 秒计数结束后，计数值锁入锁存器的锁 存信号和为下一测频计数周期作准备的计数器清 0 信号。这 3 个信号可以由一 个测频控制信号发生器产生，即图 6-24 中的 TESTCTL ，它的设计要求是， TESTCTL 的计数使能信号 CNT_EN 能产生一个 1 秒脉宽的周期信号，并对频率 计的每一计数器 CNT10 的 ENA使能端进行同步控制。 当 CNT_EN 高电平时， 允 许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需 要一个锁存信号 LOAD 的上跳沿将计数器在前 1 秒钟的计数值锁存进各锁存器 REG4B 中，并由外部的 7 段译码器译出，显示计数值。设置锁存器的好处是， 显示的数据稳定， 不会由于周期性的清零信号而不断闪烁。 锁存信号之后， 必须 有一清零信号 RST_CNT 对计数器进行清零，为下 1 秒钟的计数操作作准备。 按规定编写程序如下： module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK,EN,RST,LOAD; input [3:0] DATA; output [3:0] DOUT; 2 output COUT; reg [3:0] Q1 ; reg COUT ; assign DOUT = Q1; always @(posedge CLK or negedge RST) begin if (!RST) Q1 = 0; else if (EN) begin if (!LOAD) Q1 = DATA; else if (Q19) Q1 = Q1+1; else Q1 = 4b0000; end end always @(Q1) if (Q1==4h9) COUT = 1b1; else COUT = 1b0; endmodule 编写 Verilog 程序描述一个电路， 实现以下功能： 设计带有异步复位、 同步 计数使能和可预置型的十进制计数器。 具有 5 个输入端口（ CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号； RST 起异步复位作用， RST=0，复位； EN 是时钟使能 ,EN=1, 允许加载或计数； LOAD 是数据加载控制， LOAD=0，向内部寄存器加载数据； DATA是 4