硬件描述语言verilog简答题参考.pdfVIP

1. assign always initial 区别 always 过程反复执行其中的块语句，而 initial 过程语句只执行一次。 assign 声明用于描述组合逻辑。在 always 语句中，“ =”表示阻塞赋值， = 表示非阻塞赋值 Assign 语句应该在 always 语句外部使用，而且是并行计算值。在组合逻辑 中使用阻塞式赋值，而在时序逻辑中需要使用非阻塞式赋值。 initial 语句 在模拟开始时执行体内的语句， 2. 触发器 , 锁存器 , 寄存器区别 触发器：包括锁存器和寄存器。锁存器：电平触发的存储单元，在有效电 平时间里可以多次改变数据 . 优点是占触发器资源少， 缺点是容易产生毛刺。 在 FPGA中用的很少，因为 FPGA中触发器的资源非常丰富。 寄存器：边沿触发的 存储单元，在上升或下降沿数据变化，一个周期里只能变化一次。 3. 测试程序的作用 : 测试程序是用于测试其他待测试模块的硬件描述语言模块。此程序包含了向 待测试模块提供输入的语句，已测试是否产生了理想的正确输出。输入和期 待的输出模式成为测试向量。 4 时序图定义 : 答：时序图是显示了缓冲器的一个输入改变和随后输出的改变所产生的延迟 的图，她描绘了输入改变时缓冲器电路的瞬间响应。 5. 两种时序电路， ( 怎么样判断同步时序电路 ) 同步时序电路： 如果一个由多个元件连接构成电路是同步时序电路，需满足： 每一个电路元件是寄存器或组合电路 , 至少有一个电路元件是寄存器 所有寄存器接收同一个时钟信号 , 每一个环路至少包含一个寄存器 非同步时序电路称为异步电路。 6. 什么是组合电路（组合电路的判断条件） ，什么是时序电路 答：组合电路的输出仅仅取决输入的值。时序电路的输出取决于当前的输入 值和之前的输入值。组合电路没有记忆，时序电路是有记忆的。 如果一个电路由互相连接的电路组件构成，在满足以下条件时，它就是组合 电路。 一， 每一个电路组件本身都是组合电路 二， 每一个电路节点或者是一个电路的输入，或者仅仅连接到一个电路 组件的一个输出端口。 三， 电路不能包含回路：进过电路的每条路径最多只能经过每个电路一 次。 7.MIPS 体系结构设计的四个准备 / 指令格式设计原则 4 条： 简单设计有助于规整化 加快常见功能 越小的设计越快 好的设计需要好的折中 8. 三种类型的存储器阵列： 动态随机存储器（ DRAM）: 以电容的充电和放电来存储位 静态随机存储器（ SRAM）：不需要刷新存储位 只读存储器 (ROM)：以晶体管的存在与否来存储一个位 9. 传输延迟：是输入改变直到对应的一个或多个输出达到它们最终的值所经历的 最长时间 最小延迟 ：当一个输入发生变化到任何一个输出开始改变的最短时间。 组和电路的传输延迟是关键路径上每一个元件的传输延迟之和。 最小延迟是最短路径每个元件的最小延迟之和。 10. 数字电路 ：是一个包含离散电压值输入和输出的模块。它的规范描述了模块 实现的功能和时序。 11. 设计有限状态机的步骤： 确定输入和输出； 画状态转换图； 对于 moore 型状态机—写出状态转换表—写出 输出表 对于 mealy 型状态机 写出组合的状态转换和输出表；选择状态编码 为下一个状态写出布尔表达式；画出电路草图 1. 有限状态机的三个部分 答：有限状态机包含 下一状态的逻辑 和输出逻辑 以及一组用于存储状态的寄 存器 。 有限状态机分为 moore 型 和 mealy 型 Moore 型状态机输出只取决于系统的状态 Mealy 型状态机输出取决于输入和当前的状态 2. 同步时序电路的动态约束 答：动态约束是指同步时序电路的输入在时钟沿附近的建立