数字集成电路中的基本模块.pptx

会计学;5.1 引言;5.2 数字处理器结构中的数据通路;构成数字系统结构的基本模块 运算单元 - 位片式数据通路(加法器, 乘法器, 移位器, 比较器, 等.) 存储器 - RAM, ROM, 缓冲器, 移位寄存器 控制电路 - 有限状态机(PLA, 随机逻辑.) -计数器 互连 - 开关 - 判断器 - 总线;数据通路常常组织成位片式结构 每一个对一位进行操作——位片式;第6页/共84页;（二） 数据通路的特点：（它在很大程度上决定了整个系统的性能） 规整性：（Bit-slice）优化版图 局域性：（时间??空间，算子相邻布置）版图紧凑 正交性：（数据流、控制流）规整的布线 层次化： 高位－低位，多位－少位 模块化： 包括各种IP 模块;5.3 加法器;S和Co的布尔表达式 从实现的角度，把S和Co定义为中间信号G(进位产生)、D (进位取消)和P (进位传播)的函数 重新写为 注意：G和P仅是A和B的函数而与Ci无关;（2 ）组合逻辑加法器;（2 ）组合逻辑加法器;电路特点;加法器的反向特性;逐位(行波、串行)进位加法器;逐位(行波、串行)进位加法器;结构优化：在进位路径中取消反相器 提高速度 利用加法器的反相特性;改进加法器：镜像加法器设计;18;镜像加法器的特点;镜像加法的尺寸设计;第21页/共84页;第22页/共84页;传输门型加法器;第24页/共84页;曼彻斯特进位链加法器;用串联的传输管来实现进位链;棍棒图;加法器进位链在最坏情况下的延时 当所有的Ci=C且Rj=R时，这样一个网络的传播延时等于;第29页/共84页;5.3.3 二进制加法器：逻辑设计考虑;逻辑设计考虑--进位旁路加法器;Ci,0;计算一个N位加法器的延时 假设整个加法器被划分成(N/M)个等长的旁路级 每一级含有M级;各部分参数含义： tsetup:形成进位产生信号和进位传播信号所需要的固定时间 tcarry:通过一位的传播延时，最坏情况下通过具有M位的一个级进位传播延时为M倍 tbypass:通过一级旁路多路开关的传播时间 tsum:产生最后一级的“和”所需要的时间;逐位进位加法器和进位旁路加法器的比较;线性进位选择加法器;线性进位选择加法器：关键路径;38;39;平方根进位选择加法器;平方根进位选择加法器延时;平方根进位选择加法器与线性逐位进位加法器和线性选择加法器传播延时的比较;超前进位加法器;超前进位加法器;超前进位加法器原理图 ;G3;A0;Lookahead Carry Unit;4位超前进位加法器镜像实现的电路图;对数超前进位加法器----原理;点操作;用动态逻辑实现进位传播和进位产生信号;用动态逻辑实现点操作;用动态逻辑实现和选择电路;Kogge-Stone16位超前进位对数加法器;16位操作数的四进制Kogge-Stone加法器;16位Brent-Kung树结构;列出Co,3和Co,8的计算过程;用多米诺动态逻辑来实现四进制点操作的原理图 ;;G3:0的输出表达式;G3:0逻辑图 ;G3:0棍棒图 ;四进制点操作的动态实现 ;四进制点操作的版图 ;5.4 乘法器;更快的方法：所有的部分积同时产生并组成一个阵列。运用多操作数相加来计算最终的积 阵列乘法器：产生部分积、累加部分积和最终相加 ;5.4.2 部分积的产生;Booth2编码;Booth2编码;5.4.3 部分积的累加;;进位保留乘法器;例11.6 进位保留乘法器 为了便于把乘法器集成到芯片的其余部分，建议使这一模块的外形近似于矩形 ;树型加法器;Wallace树形乘法器 优点：节省了较大乘法器所需要的硬件，同时也减少了传播延时 缺点：非常不规则;5.4.4 最终相加;5.5 移位器;5.5.1 桶形移位器;5.5.2 对数移位器 ;5.6 其他运算器;重要设计概念： 最重要的规则是在开始进行细节的电路优化之前选择正确的结构 决定通过电路的关键时序路径并把大部分的优化努力集中在电路的这一部分 电路尺寸不仅取决于晶体管的数目和尺寸，还取决于其他因素 规则性和模块化 功率和速度可以通过选择电路尺寸、电源电压和晶体管阈值进行互换;END;设计运算功能块. 84